KR100195691B1 - 파이프라인 개념을 이용한 등화기 - Google Patents

파이프라인 개념을 이용한 등화기 Download PDF

Info

Publication number
KR100195691B1
KR100195691B1 KR1019950005333A KR19950005333A KR100195691B1 KR 100195691 B1 KR100195691 B1 KR 100195691B1 KR 1019950005333 A KR1019950005333 A KR 1019950005333A KR 19950005333 A KR19950005333 A KR 19950005333A KR 100195691 B1 KR100195691 B1 KR 100195691B1
Authority
KR
South Korea
Prior art keywords
output
signal
adder
outputting
latch
Prior art date
Application number
KR1019950005333A
Other languages
English (en)
Other versions
KR960036791A (ko
Inventor
박재혁
김영상
박래홍
이기헌
반성범
채승수
Original Assignee
전주범
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전주범, 대우전자주식회사 filed Critical 전주범
Priority to KR1019950005333A priority Critical patent/KR100195691B1/ko
Publication of KR960036791A publication Critical patent/KR960036791A/ko
Application granted granted Critical
Publication of KR100195691B1 publication Critical patent/KR100195691B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 파이프라인 개념을 이용한 등화기에 관한 것으로, 각 곱셈기(24, 24-1∼24-k-1)는 4개의 부분곱을 네번에 나누어 한 클럭당 하나씩 계산하여 부분출력하고, 상기 부분 출력들은 캐리-세이브 덧셈기(30)로 들어가 더해져 2개의 값으로 출력되고, 누적 덧셈부(50)의 병렬 덧셈기(51)에서 누적 덧셈되어 최종적으로 상기 2개의 값이 캐리-셀렉트 덧셈기(52)에서 더해져 버퍼(53)를 통하여 등화기 출력이 되어, 각 곱셈기(24, 24-1∼20-k-1)에 들어가는 4개의 부분곱을 구하는 부분이 하나로 줄게 되므로, 곱셈기에 해당하는 하드웨어 비용을 큰 폭으로 줄일 수 있고, 곱셈기가 하드웨어의 거의 대부분을 차지하는 등화기 전체 하드웨어 크기도 큰 폭으로 줄어 비용을 감소시킬 수 있는 것이다.

Description

파이프라인 개념을 이용한 등화기
제1도는 본 발명에 따른 파이프라인(pipeline) 개념을 이용한 등화기의 개략적인 블럭선도.
제2도는 본 발명에 따른 파이프라이닝(pipeline)타이밍도.
제3도는 종래의 등화기의 개략적인 블록선도이다.
* 도면의 주요부분에 대한 부호의 설명
10-1 ∼ 10-k : 등화기 텝 11-1 ∼ 11-k : 래치부
12-1 ∼ 12-k : 계수갱신부 13-1 ∼ 13 -k : 버퍼
14-1 ∼ 14-k : 곱셈기 20-1 ∼ 20-k : 등화기 텝
21-1 ∼ 21-k : 래치부 21 : 래치부
22-1 ∼ 22-k : 계수갱신부 23-1 ∼ 23-k : 버퍼
24-1 ∼ 24-k-1 : 곱셈기 24 : 곱셈기
30 : 캐리-세이브 덧셈기 40 : 캐리-설렉트 덧셈기
50 : 누적덧셈부 51 : 병렬 덧셈기
52 : 캐리-셀렉트 덧셈기 53 : 버퍼
60 : 블라인드 에러 발생기 70 : 직접결정 에러 발생기
80 : 모드선택기
본 발명은 파이프라인(pipeline) 개념을 이용한 등화기에 관한 것으로, 특히 심볼율이 고정되어 처리량이 일정한 경우에 파이프라이닝(pipelining)을 적용함으로써 적은 하드웨어를 이용하여 같은 양을 처리할 수 있도록 된 파이프라인 개념을 이용한 등화기에 관한 것이다.
현재의 HDTV(High Definiton Tele Vision) 방송이 지상방송을 기본으로 하고 있으므로, 전송에 따른 신호의 열화가 지역에 따라 다양하게 나타난다. 디지털 방송의 가장 큰 장점은 신호의 왜곡이 디지털 신호를 잘못 판정하지 않을 정도로 작게 일어난다면 화질을 완벽하게 복원할 수 있는 것이다. 반면, 현재의 NTSC(National Television System Committee)의 방식이 채택하고 있는 아날로그 방식은 화질의 왜곡이 신호의 왜곡에 비례해서 나타나므로 완벽한 복원은 불가능하지만 전송중에 약간의 왜곡이 발생하여도 알아보지 못할 정도의 심한 화질저하는 일어나지 않는다. 그러나, 디지털 방식은 신호의 열화가 디지털 신호의 잘못된 판정을 일으키면 화질에 심각한 영향을 줄 수 있으므로 이를 방지할 수 있는 장치가 필요하다. 등화기는 이러한 신호의 왜곡을 보상해 주는 것으로 시간에 따른 채널의 특성변화를 그때그때 보상하는 역할을 한다.
한편, 완전 디지털 HDTV 시스템은 보통 1280 ×720 이상 해상도의 고화질 화면과 CD(Compact Disc) 수준의 음질을 보장하고, 발생되는 데이타를 MPEG Ⅱ(Moving Picture Experts Group Ⅱ)에 기초한 부호화 알고리듬을 이용하여 부호화하여 전송되기 위한 오류정정 부호화를 거치면 최종적으로 25∼30Mbps의 데이터가 발생하는데, Digicipher 방식의 경우 16/32 QAM(Quadrature Amplitude Modulation)에 의해 4,88㎒로 전송한다.
그리고, QAM 등화 시스템은 등화 초기에 CMA(Constant Modulus Algorithm)를 이용하여 등화한 다음 LMS(Least Mean Square) 알고리듬에 기반을 둔 직접결정 모드로 전환하여 등화한다. 상기 CMA는 훈련 신호가 필요없기 때문에 전송 대역폭을 줄일 수 있으며, 신호의 위상에 민감하지 않기 때문에 위상의 복원이 없이도 등화가 가능한 것이다.
상기와 같은 CAM와 LMS 알고리듬을 디지털로 구현한 종래의 등화기의 개략적인 구성도는 제3도에 도시된 바와 같이, 동위상(in-phase) 성분과 직각위상(quadrature)성분이 각각 8비트로 양자화된 값을 가지는 입력신호를 래치하여 제1래치신호를 출력하는 제1 래치부(11-1); 상기 제1래치신호 및 오차신호를 양지화한 2비트를 이용하여 계수를 갱신하는 제 1계수 갱신부(12-1); 상기 제1 계수 갱신부(12-1)에서 출력된 계수를 저장하는 제1버퍼(13-1); 및 , 상기 제1버퍼(13-1)에 저장된 계수를 제1 래치신호와 곱하여 출력하는 제1곱셈기(14-1)로 구성된 등화기 탭(10-1)이 병렬로 다수(k)개 연결되는 한편, 상기 각 등화기 탭(10-1∼10-k)에서 곱셈기(14-1∼14-k)에서 출력된 신호를 더하여 2개의 값을 출력하는 캐리-세이브 덧셈기(30); 상기 캐리-세이브 덧셈기(30)에서 출력된 2개의 값을 더하여 최종 덧셈결과를 출력하는 캐리-셀렉트 덧셈기(40); 상기 캐리-셀렉트 덧셈기(40)의 출력을 입력받아 초기등화 로드의 2비트 오차를 계산하여 오차신호를 출력하는 블라인드 에러 발생기(60); 상기 캐리-셀렉트 덧셈기(40)의 출력을 위상고정신호(Phase Lock signal)에 따라 위상을 회전시켜 최종 등화기출력(Output을 출력하는 한편, 직접결정 모드의 2비트 오차를 계산하여 오차신호를 출력하는 직접결정 에러 발생기(70)' 및, 등화모드에 따라 상기 블라인드 에러 발생기(60)에서 출력된 2비트 오차신호와 상기 직접결정 에러 발생기(70)에서 출력된 2비트 오차신호를 상기 각 등화기 탭(10-1∼10-k)의 계수갱신부(12-1∼12k)에 선택적으로 출력하는 모드 선택기(80)를 포함하여 구성된다.
상기와 같이 구성된 종래의 등화기는, 입력신호의 등위상(in-phase)성분과 직각위상(quadrature) 성분이 각각 각각 8비트로 양자화된 값을 각 래치부(11-1∼11-k)를 통하여 받아들여 각 버퍼(13-1∼13-k)에 저장된 필터계수외 각 곱셈기(14-1∼14-k)에서 곱해져 각각 19비트의 출력을 발생시킨다.
상기와 같은 등화기 탭(10-1∼10-k)에서 계산되어 나오는 출력들은 캐리-세이브(carry-save) 덧셈기(30)로 들어가 더해져 2개의 값으로 출력되고, 최종적으로 상기 2개의 값이 캐리-셀렉트(carry-select) 덧셈기(40)에서 더해져 등화기 출력이 되는 것이다.
이 등화기의 출력은 두개의 등화모듈를 위한 2비트 오차를 계산하기 위해 블라인드 에러 발생기(60)와 직접결정 에러 발생기(70)로 동시에 입력되고 등화모드에 따라 적합한 오차신호를 선택하는 모드선택기(80)를 통과한 후 상기 각 등화기 탭(10-1∼10-2)의 계수갱신부(12-1∼12-k)로 입력되는 것이다.
상기 각 계수갱신부(12-1∼12-k)에서는 이 2비트 오차신호와 입력신호를 양자화한 2비트를 이용하여 계수를 갱신하는 것이다.
그러나, 이러한 종래의 등화기에 있어서, 상기 곱셈기(14-1∼14-k)는 부스(Booth) 곱셈 방법을 사용하며, 부스 곱셈 방법은 승수(multiplier)의 비트 패턴에 따라 4개의 부분곱(partial product)을 동시에 발생시킨 후 이를 합산하여 최종 곱셈결과를 구하므로, 부분곱을 구하기 위한 곱셈기가 많이 사용되는 것이다. 따라서, 곱셈기가 하드웨어의 거의 대부분을 차지하는 등화기의 하드웨어가 증가하는 문제점이 있었다.
이에 본 고안은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 파이프라인 개념을 적용하여 곱셈기에서 발생되는 4개의 부스(Booth) 부분곱을 네 번에 나누어 계산함으로써 하드웨어 비용을 감소한 파이프라인 개념을 이용한 등화기를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 파이프라인 개념을 이용한 등화기는 동 위상 성분과 직각위상 성분이 각각 8비트로 양자화된 값을 가지는 입력신호를 래치하여 래치신호를 출력하는 래치부; 상기 래치신호를 계수와 곱하여 부분출력하는 곱셈기; 상기 래치부와 곱셈기에 병렬로 연결되어 래치된 입력신호의 계수를 갱신하여 부분 출력하는 k개의 등화기 탭; 상기 곱셈기 및 각 등화기 탭의 부분출력을 더하여 2개의 값을 출력하는 캐리-세이브 덧셈기; 상기 캐리-세이브 덧셈기에서 출력된 2개의 값을 누적 덧셈하여 최종 덧셈 결과를 출력하는 누적 덧셈부; 상기 누적덧셈부의 출력을 입력받아 초기등화 모드의 2비트 오차를 계산하여 출력하는 블라인드 에러 발생기; 상기 누적 덧셈부의 출력을 위상 고정신호에 따라 위상을 회전시켜 최종등화기 출력을 출력하는 한편, 직접결정 모드의 2비트 오차를 계산하여 오차신호를 출력하는 직접결정 에러 발생기; 및 등화 모드에 따라 상기 블라인드 에러 발생기에서 출력된 2비트 오차신호와 상기 직접결정 에러 발생기에서 출력된 2비트 오차신호를 상기 등화기 탭에 선택적으로 출력하는 모드선택기를 포함하여 구성된 것을 특징으로 한다.
여기서 상기(k-1)개째 까지의 각 등화기 탭은, 상기 래치부의 래치신호를 래치시켜 제 1 래치신호를 출력하는 제1래치부; 상기 제 1 래치신호 및 상기 모드선택기에서 출력된 오차신호를 양자화한 2비트를 이용하여 계수를 갱신하여 출력하는 제1계수 갱신부; 상기 제 1 계수갱신부에 출력된 계수를 저장하였다가 상기 곱셈기로 출력하는 제1버퍼 및; 상기 제 1 래치신호를 계수와 곱하여 부분출력하는 제 1 곱셈기를 포함하여 구성되는 한편, k번째 등화기 탭은, 상기 제k-1 래치부의 래치신호를 래치시켜 제 k 래치신호를 출력하는 제 k 래치부; 상기 제 k 래치신호 및 상기 모드선택기에서 출력된 오차신호를 양자화한 2비트를 이용하여 계수를 갱신하여 출력하는 제 k 계수갱신부 ; 및, 상기 제 k 계수갱신부에서 출력된 계수를 저장하였다가 제 k-1 곱셈기로 출력하는 제 k 버퍼만으로 구성된 것을 특징으로 한다.
그리고, 상기 누적덧셈부는, 상기 캐리-세이브 덧셈기에서 출력된 2개의 켜 최종등화기 출력(Output)을 출력하는 한편, 직접결정 모드의 2비트 오차를 계산하여 오차신호를 출력하는 직접결정 에러 발생기(70); 및, 등화모드에 따라 상기 블라인드 에러 발생기(60)에서 출력된 2비트 오차신호와 상기 직접 결정 에러 발생기(70)에서 출력된 2비트 오차신호를 상기 등화기 탭(20-1∼20-k)에 선택적으로 출력하는 모드 선택기(80)를 포함하여 구성된다.
상기 각 등화기 탭(20-1∼20-ck-1))은, 상기 래치부(21)의 래치신호를 래치시켜 제 1 래치신호를 출력하는 제 1래치부(21-1); 상기 제 1 래치신호 및 상기 모드선택기(80)에서 출력된 오차신호를 양자화한 2비트를 이용하여 계수를 갱신하여 출력하는 제 1 계수 갱신부(22-1); 상기 제 1 계수갱신부(22-1)에서 출력된 계수를 저장하였다가 상기 곱셈기(24)로 출력하는 제 1 버퍼 (23-1); 및, 상기 제 1 래치신호를 계수와 곱하여 부분 출력하는 제 1 곱셈기 (24-1)를 포함하여 구성되는 한편, 마지막 등화기 탭(20-k)는, 상기 제 k-1 래치부(21-(k-1))의 래치신호를 래치시켜 제 k 래치신호를 출력하는 제 k 래치부(21-k); 상기 제 k 래치신호 및 상기 모드선택기(80)에서 출력된 오차신호를 양자화한 2비트를 이용하여 계수를 갱신하여 출력하는 제 k 계수갱신부(22-k) 및; 상기 제 k 계수갱신부(22-k)에서 출력된 계수를 저장하였다가 제 k-1 곱셈기(24(k-1))로 출력하는 제 k 버퍼(23-k)만으로 구성된다.
상기 누적덧셈부(50)는, 상기 캐리-세이브 덧셈기(30)에서 출력된 2개의 값을 각각 누적덧셈하는 병렬덧셈기(51); 상기 병렬덧셈기(51)에서 출력된 2개의 값을 더하여 최종 덧셈결과를 출력하는 캐리-셀렉트 덧셈기(53); 및, 상기 캐리-셀렉트 덧셈기(52)의 출력을 저장하였다가 출력하는 버퍼(53)를 포함하여 구성된다.
상기와 같이 구성된 본 발명의 작용 및 효과를 제 2 도의 타이밍도를 참조하여 설명하면 다음과 같다.
입력신호 동 위상 성분과 직각위상 성분이 각각 각각 8비트로 양자화된 값을 래치부(21)를 통하여 받아들여 등화기 탭(20-1)의 제 1 버퍼(23-1)에 저장된 필터계수와 곱셈기(24)에서 곱해져 19비트의 부분출력을 발생시킨다.
상기와 같은 방법으로 각 등화기 탭(20-1∼20-(k-1))은 각각 19비트의 부분 출력을 발생시키는 것이다.
상기와 같이 출력된 부분출력들은 캐리-세이브(carry-save) 덧셈기(30)로 들어가 더해져 2개의 값으로 출력되고, 누적덧셈부(50)의 병렬덧셈기(51)에서 누적 덧셈되어 최종적으로 상기 2개의 값이 캐리-셀렉트(carry-select) 덧셈기(52)에서 더해져 버퍼(53)를 통하여 등화기 출력이 되는 것이다.
이 등화기의 출력은 두 개의 등화모듈을 위한 2비트 오차를 계산하기 위해
블라인드 에러 발생기(60)와 직접결정 에러 발생기(70)으로 동시에 입력되고, 등화모드에 따라 적합한 오차신호를 선택하는 모드선택기(80)를 통과한 후 등화기 탭((20-1∼20-k)의 계수갱신부(22-1∼22-k)로 입력되는 것이다.
그리고, 상기 등화기 탭(20-1∼20-k)의 계수갱신부(22-1∼22-k)는 이 2비트 오차신호와 입력신호를 양자화한 2비트를 이용하여 계수를 갱신하는 것이다.
한편, 상기 각 곱셈기(24, 24-1∼20-(k-1))는 한 심벌 간격을 4로 나누어 한 클럭당 하나씩 계산하는 부분출력한다. 즉, 제 2 도의 타이밍도처럼, 각 곱셈기(24, 24-1∼20-k-1)는 한 클럭에 하나씩의 부분곱을 구하고, 이의 복소수 곱셈을 순차적으로 구한다. 각각의 복소수 곱셈의 부분곱을 병렬 덧셈한 후에 나머지 부분곱이 계산될 때까지 4클럭동안 이를 누적하고 최종적으로 등화기 출력이 계산되면 이를 이용해 오차를 구하고, 계수를 갱신시키는 것이다.
그리고, 제 2 도에서 p_sample 신호와 p_update 신호는 콘트롤러(도시하지 않음)에서 만들어져 곱셈기(24, 24-1∼20-k-1)와 계수갱신부(22-1∼22-k)로 각각 입력되고, p_sample 신호는 입력신호를 곱셈기(24, 24-1∼20-k-1)로 받아들이기 위한 제어신호로 이 신호가 '1'일 때마다 새로운 입력신호가 입력된다. 또한 p_update 신호는 계수를 갱신시키기 위한 콘트롤신호로 제 2 도에서 (1)∼(4)는 매 클럭마다 동작하나(5)는 부분곱이 모두 누적된 후에만 동작해야 하므로 이를 제어하기 위한 신호로 쓰인다. 제 2 도에서 괄호가 없는 숫자는 이전과 이후의 심볼에 대한 파이프라이닝을 나타내는 것으로 각 모듈에서 계산되는 심볼들 사이의 상관 관계를 나타낸다.
따라서, 각 곱셈기(24-, 24-1∼20-k-1)에 들어가는 4개의 부분곱을 구하는 부분이 하나로 줄게 되므로, 곱셈기에 해당하는 하드웨어 비용을 큰 폭으로 줄일 수 있고, 곱셈기가 하드웨어의 거의 대부분을 차지하는 등화기 전체 하드웨어 크기도 큰 폭으로 줄일 수 있는 것이다.
이상에서 살펴본 바와 같이 본 발명에 따르면, 파이프라인 개념을 적용하여 곱셈기에서 발생되는 4개의 부스 부분곱을 네번에 나누어 계산함으로써 하드웨어 크기가 큰 폭으로 줄여 비용을 감소시킬 수 있는 것이다.

Claims (2)

1. 동위상 성분과 직각위상 성분이 각각 8비트로 양자화된 값을 가지는 입력신호를 래치하여 래치신호를 출력하는 래치부(21); 상기 래치신호를 계수와 곱하여 부분출력하는 곱셈기(24); 상기 래치부(21)와 곱셈기(24)에 병렬로 연결되어 래치된 입력신호의 계수를 갱신하여 부분출력하는 k개의 등화기 탭(20-1∼20-k); 상기 곱셈기(24) 및 각 등화기 탭(20-1∼20-k)의 부분출력을 더하여 2개의 값을 출력하는 캐리-세이브 덧셈기(30); 상기 캐리-세이브 덧셈기(30)에서 출력된 2개의 값을 누적덧셈하여 최종 덧셈결과를 출력하는 누적덧셈부(50); 상기 누적덧셈부(50)의 출력을 입력받아 초기등화 모드의 2비트 오차를 계산하여 출력하는 블라인드 에러 발생기(60); 상기 누적덧셈부(50)의 출력을 입력받아 초기등화 모드의 2비트 오차를 계산하여 출력하는 블라인드 에러 발생기(60); 상기 누적덧셈부(50)의 출력을 위상고정신호에 따라 위상을 회전시켜 최종등화기출력을 발생시키는 한편, 직접 결정모드의 2비트 오차를 계산하여 오차신호를 출력하는 직접결정 에러 발생기(70); 및 등화모드에 따라 상기 블라인드 에러 발생기(60)에서 출력된 2비트 오차신호와 상기 직접결정 에러 발생기(70)에서 출력된 2비트 오차신호를 상기 등화기 탭(20-1∼20-k)에 선택적으로 출력하는 모드선택기(80)를 포함하며, 상기 등화기 탭(20-1∼20-(k-1))은 각각, 상기 래치부(21)의 래치신호를 래치시켜 제 1 래치신호를 출력하는 제 1 래치부(21-1); 상기 제 1 래치신호 및 상기 모드선택기(80)에서 출력된 오차 신호를 양자화 한 2비트를 이용하여 계수를 갱신하여 출력하는 제 1 계수갱신부(22-1); 상기 제 1 계수갱신부(22-1)에서 출력된 계수를 저장하였다가 상기 곱셈기(24)로 출력하는 제 1 버퍼(23-1) 및; 상기 제 1 래치신호를 계수와 곱하여 부분출력하는 제 1 곱셈기(24-1)를 포함하여 구성되고, 상기 등화기 탭(20-k)는, 상기 제 k-1 래치부(21-(k-1))의 래치신호를 래치시켜 제 k 래치신호를 출력하는 제 k 래치부(21-k); 상기 제 k 래치신호 및 상기 모드선택기(80)에서 출력된 오차신호를 양자화한 2비트를 이용하여 계수를 갱신하여 출력하는 제 k 계수갱신부(22-k); 및 상기 제 k 계수갱신부(22-k)에서 출력된 계수를 저장하였다가 제 k-1 곱셈기(24-(k-1))로 출력하는 제 k 버퍼(23-k)로 구성되어, 상기 각 곱셈기(24, 24-1∼24-k-1)는 4개의 부분곱을 네 번에 나누어 한 클럭당 하나씩 계산하는 것을 특징으로 파이프라인 개념을 이용한 등화기.
제1항에 있어서, 상기 누적덧셈부(50)는, 상기 캐리-세이브 덧셈기(30)에서 출력된 2개의 값을 각각 누적덧셈하는 병렬덧셈기(51); 상기 병렬덧셈기(51)에서 출력된 2개의 값을 더하여 최종 덧셈결과를 출력하는 캐리-셀렉트 덧셈기(52); 및 상기 캐리-셀렉트 덧셈기(52)의 출력을 저장하였다가 출력하는 버퍼(53)를 포함하여 구성 된 것을 특징으로 하는 파이프라인 개념을 이용한 등화기.
KR1019950005333A 1995-03-15 1995-03-15 파이프라인 개념을 이용한 등화기 KR100195691B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950005333A KR100195691B1 (ko) 1995-03-15 1995-03-15 파이프라인 개념을 이용한 등화기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950005333A KR100195691B1 (ko) 1995-03-15 1995-03-15 파이프라인 개념을 이용한 등화기

Publications (2)

Publication Number Publication Date
KR960036791A KR960036791A (ko) 1996-10-28
KR100195691B1 true KR100195691B1 (ko) 1999-06-15

Family

ID=19409818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950005333A KR100195691B1 (ko) 1995-03-15 1995-03-15 파이프라인 개념을 이용한 등화기

Country Status (1)

Country Link
KR (1) KR100195691B1 (ko)

Also Published As

Publication number Publication date
KR960036791A (ko) 1996-10-28

Similar Documents

Publication Publication Date Title
EP0663766B1 (en) Equalization apparatus with a fast updating operation of the filter coefficients
US5402445A (en) Decision feedback equalizer
AU646618B2 (en) Method and apparatus for updating coefficients in a complex adaptive equalizer
US5590154A (en) Equalizer circuit and a method for equalizing a continuous signal
JP3097731B2 (ja) Ｃｓｄコードを用いたゴースト除去方法及びその装置
US5502507A (en) Equalization apparatus with fast coefficient updating operation
KR0134340B1 (ko) 블라인드 등화시스템의 알고리즘제어방법
JP3502644B2 (ja) 高精細度テレビジョン受信機
KR100284238B1 (ko) 계수갱신용 2단 누산기
US5912828A (en) Equalizer filter configuration for processing real-valued and complex-valued signal samples
KR100195691B1 (ko) 파이프라인 개념을 이용한 등화기
JP3168576B2 (ja) 波形等化フィルタ装置
US6396548B1 (en) System and method for multimode operation of a digital filter with shared resources
US7535954B2 (en) Method and apparatus for performing channel equalization in communication systems
US7552158B2 (en) Digital filter and digital broadcasting receiver having the same
US5805481A (en) Update block for an adaptive equalizer filter configuration capable of processing complex-valued coefficient signals
KR960011421B1 (ko) 채널 등화기
KR100186532B1 (ko) 에이치디티브이용 고속 채널 등화기
KR0158969B1 (ko) 디지탈 수신기의 등화기
KR20000026951A (ko) 최소평균제곱 알고리듬을 이용한 채널 등화기의 계수 갱신 장치
JP2003143438A (ja) 映像処理装置及び映像処理方法
JP3256966B2 (ja) テレビジョン信号処理装置
KR100238669B1 (ko) 적응형 디지털 필터
KR20010055964A (ko) 계수값 입출력 가능한 채널등화 장치
JPH1127182A (ja) 通信用適応等化フィルタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110201

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee