KR100284238B1

KR100284238B1 - 계수갱신용 2단 누산기

Info

Publication number: KR100284238B1
Application number: KR1019930024717A
Authority: KR
Inventors: 우 알렌; 에이치. 파익 우
Original assignee: 매클린토크 샤운 엘; 제너럴 인스트루먼트 코포레이션
Priority date: 1992-11-19
Filing date: 1993-11-19
Publication date: 2001-03-02
Also published as: TW241424B; DE69330632T2; CA2102328A1; US5307375A; EP0598347A2; KR940013218A; JPH06216714A; EP0598347B1; EP0598347A3; CA2102328C; DE69330632D1

Abstract

본 발명의 2단 누산기는 계수를 갱신하기 위해 제공되는 것으로, 적응형 등화기에 특히 유용하다. 누산기의 제1단은 에러 워드를 수신하여 상기 에러 워드와 광범위한 M비트 계수의 N비트 최하위비트(LSB)부와의 가산에 기인하는 부호 및 캐리 비트를 출력한다. 제2단은 상기 부호 및 캐리 비트에 응답하여 상기 M비트 계수의 (M-N)비트 최상위비트(MSB)를 갱신한다. 새로운 에러 워드가 계속적인 계수갱신사이클중에 상기 제1단에 주기적으로 공급된다. 상기 제1단은 N비트 2의 보수 가산기를 이용하여 구현할 수 있고, 상기 제2단은 업/다운 카운터를 이용하여 구현할 수 있다. 또한, 업/다운 카운터가 증가 및 감소사이클동안 주기적으로 스킵하도록 하는 누설작용(leakage function)이 제공된다.

Description

계수갱신용 2단 누산기

제1도는 적응형 등화기의 위치를 설명하는 전형적인 전송시스템의 블럭도.

제2도는 종속접속된 컴포넌트를 사용하는 멀티탭 복소적응형 등화기의 블럭도.

제3도는 복수개의 병렬처리경로 각각에 누산기로서 긴 비트 가산기를 사용하는 계수갱신·계산회로의 블럭도.

제4도는 제3도에 도시된 누산기를 대신할 수 있는 본 발명에 따른 2단 누산기의 블럭도.

제5도는 제4도의 2단 누산기의 동작을 설명하는 플로우차트이다.

* 도면의 주요부분에 대한 부호의 설명

12 : 송신기 14 : 챈널

16 : 구상 복조기 18 : 복소적응형 등화기

20 : 디코더 34,…,34M : N탭 FIR필터

36,…,36M : N비트 계수갱신·계산회로

38 : Q비트 양자화기 40,42 : 가산기

44 : 에러신호 발생기 94, 64 : 종속접속 지연단

100 : 승산 ROM

102a, 102b,…,102_n-1,102n : 누산기·이득조정회로

104 : 20비트 누산기 106 : 지연회로

108 : 절단·이득조정회로 110 : 멀티플렉서(MUX)

122 : 가산기 124, 126 : 지연회로

128 : 한계설정·제어회로 132 : 업/다운 카운터

[산업상의 이용분야]

본 발명은 계수갱신용 누산기(accumulator)에 관한 것으로, 특히 적응형 등화기(adaptive equalizer) 등의 계수를 갱신하기 위한 2단 누산기(two stago accumulator)에 관한 것이다.

[종래의 기술 및 그 문제점]

디지탈 데이터, 예컨대 방송용 고품위 텔레비전(HDTV)신호에 사용되는 디지탈화된 영상은 최종 사용자에게 통신하기 위해 VHF(very high frequency)나 UHF(ultra high frequency) 아날로그 채널에 의해 전송될 수 있는 바, 여기에서 아날로그채널은 입력파형의 변조 및 변환된 버전을 전달한다. 통계적으로 파형의 변조는 가능한 배경 열잡음과 임펄스잡음 및 페이드(fades)로 인해 적응적 또는 중복적으로 된다. 여기에서, 채널에 의해 수행된 변환은 주파수 변환, 비선형 또는 하모닉 왜곡, 시간분산이다.

아날로그 채널을 매개로 디지탈 데이터를 통신하기 위해서는 데이터가 예컨대 PAM형태로 변조되는데, 유용한 채널 밴드폭내에서 전송될 수 있는 데이터의 양을 증가시키는데에는 전형적으로 QAM(quadrature amplitude modulation)이 사용된다.

여기에서 QAM은 PAM의 형태로서, 이는 정보의 16이나 32와 같은 다수의 비트를 "컨스텔레이션(constellation)"으로서 언급되는 패턴으로 함께 전송한다.

PAM에서 각 신호는 진폭레벨이 전송된 심벌에 의해 결정되는 펄스이고, 16-QAM에서는 각 구상 채널(Quadraturn channel)에서 -3 -1, 1, 3의 심벌크기가 전형적으로 사용된다. 대역폭효과 디지탈 통신시스템에 있어서, 시간분산 챈널을 통해 전송되는 각 심벌의 영향은 그 심벌을 나타내는데 사용되는 시간간격을 지나서 확장된다. 수신된 심벌의 결과적인 오버랩(overlap)에 의해 야기되는 왜곡은 심벌간방해(intersymbol interference: ISI)라 일컬어지고 있다. 이 왜곡은 제한된 대역폭의 저배경잡음 챈널을 통한 고속 데이터전송을 실현하는데 주요한 장애요인의 하나로 되고 있다. 상기 ISI문제를 처리하기 위해 "등화기(equalizer)"로서 알려진 장치가 이용되고 있다.

통신챈널에 의해 도입되는 심벌간 방해를 축소시키기 위해 상당히 정밀한 등화가 요구되고 있다. 더욱이, 챈널특성은 전형적으로 사전에 알려지고 있지 않다.

따라서, 기대되는 챈널진폭의 범위 및 지연특성의 평균을 보상하는 절충(compronise; 또는 통계적) 등화기를 설계하여 사용하는 것이 통상적이다. 최소평균치(least mean square: LMS)에러 적응형 필터링구조가 수년동안 적응형 등화알고리즘으로서 통상적으로 사용되고 있다. 이 알고리즘은 「B. Widrow and M. E. Hoff. Jr., "Adaptive Switching Circuits" in IRE Wescon Conv. Rec., Part 4, pp. 96∼104, Aug. 1960」에 상세히 설명되어 있다. 심벌간 방해를 축소시키기 위해 적응형 등화기에서의 LMS알고리즘을 이용하는 것은 「S. U. H. Qureshi, "Adaptive Equalization", Proc. IEEE, Vol. 73, No. 9, pp. 1349∼1387, September 1987」에 개시되어 있다.

공동으로 양도된 심사계류중인 미국 특허출원 제 07/733,791 호(1991년 7월 26일 출원)에는 복소적응형 등화기(complex adaptive equalizer)에서의 계수갱신방법 및 그 장치가 제안되어 있다. 특히, 디지탈통신에 사용되는 복소적응형 등화기의 컨버전스(convergence)는 각 필터 클럭 사이클중에 등화기의 모든 계수를 갱신함으로써 실질적으로 개선되고 있다. 복수의 연속적인 지연단은 입력신호로부터 지연된 신호데이터의 복수의 세트를 제공하도록 접속되어 있다. 지연된 데이터의 각세트는 복수의 곱을 생성하기 위해 에러신호에 곱해지고, 각 곱은 갱신된 계수의 복수의 세트를 생성하기 위해 이전의 곱데이터에 따라 동시에 갱신된다. 그리고 갱신된 계수세트는 등화기의 필터단으로 선택적으로 입력된다.

상술한 심사계류중인 특허출원에 설명된 특정 실시예에 있어서는, 복수의 병렬처리경로가 이용되어 각각 하나의 곱을 갱신하도록 되어 있다. 여기에서, 각 병렬 처리경로는 복수의 곱중의 하나를 수신하기 위한 제1입력, 제2입력 및 출력을 갖춘 가산기를 포함하고 있다. 지연회로는 상기 가산기의 출력으로부터 곱데이터를 수신하여 가산기의 제2입력으로 지연된 곱데이터를 되돌려 공급하도록 접속되어 있다.

상기 병렬처리경로는 상기 가산기로부터 출력되는 갱신된 계수의 이득(gain)을 절단(truncating) 및/또는 조정하기 위한 수단을 더 포함할 수 있다. 각종 병렬경로로부터의 갱신된 계수의 세트는 등화기의 필터단으로의 입력을 위해 계수세트의 클럭제어 스트림(clocked stream)을 생성하도록 멀티플렉스(multiplex)된다.

상술한 심사계류중인 특허출원에 제안된 수단에 있어서 누산기로서 가산기를 사용한 것의 단점은, 이러한 회로가 VLSI(very large scale integration) 집적회로에서 지나치게 큰 공간을 요구한다는 것이다. 따라서, 누산기로서 종래의 가산기 및 지연단을 사용하는 것은 비용이 증가하고. 적응형 등화기수단의 성능을 저하시키게 된다.

이는 적응형 등화기 등과 관련되어 사용될 수 있는 개선된 누산기수단을 제공하는데 잇점이 있다. 그러한 수단은 실질적인 하드웨어를 요구하는 긴 비트 가산기(long bit adder)에 대한 필요성을 제거할 수 있고, 또 등화기의 처리속도를 감속시킬 수 있다. 이는 또한 계수크기(coefficient magnitude)의 제한을 동적으로 유지함으로써 계수의 컨버전스를 개선할 수 있는 그러한 누산기수단을 제공하는데 잇점이 있다.

본 발명은 상기한 잇점을 갖춘 2단 누산기를 제공한다.

[발명의 구성 및 작용]

본 발명에 의하면, 2단 누산기는 계수를 갱신하기 위해 제공된다. 제1단은 에러 워드를 수신하도록 접속되어 상기 에러 워드와 광범위한 N비트 계수의 M비트 최하위비트(1east significant bit: LSB)부와의 가산에 기인하는 부호 및 캐리 비트를 출력하고, 제2단은 상기 제1단으로부터의 상기 부호 및 캐리 비트에 응답하여 상기 M비트 계수의 (M-N)비트 최상위비트(most significant bit; MSB)를 갱신한다.

또한, 계속적인 계수갱신사이클중에 상기 제1단에 새로운 에러 워드를 주기적으로 공급하기 위한 수단이 제공된다.

설명된 실시예에 있어서는, 상기 새로운 에러 워드는 적어도 이전의 계수갱신 사이클중에 갱신된 M비트 계수의 일부로부터 유도되고, 상기 제1단은 상기 부호 및 캐리 비트를 얻기 위해 상기 이전의 계수갱신사이클로부터의 상기 M비트 계수의 N비트 최하위비트에 계수갱신사이클중에 수신된 새로운 에러 워드를 가산하며, 상기 제2단은 상기 각 사이클중에 상기 제1단으로부터의 부호 및 캐리 비트에 응답하여 이전의 계수갱신사이클로부터의 상기 M비트 계수의 (M-N)비트 최상위비트를 갱신하도록 되어 있다.

또한 설명된 실시예에 있어서는, 상기 에러 워드는 N비트 워드이고, 상기 제1단이 부호비트, 캐리 비트 및 N비트 합을 얻기 위해 상기 에러 워드와 상기 N비트 최하위비트부를 가산하는 N비트 2의 보수 가산기(twos complement adder)를 구비하고 있다. 상기 부호 및 캐리 비트는 이어지는 계수갱신사이클중에 상기 제2단으로의 입력을 위해 지연된다. 상기 N비트 합도 또한 상기 이어지는 계수갱신사이클중에 상기 N비트 최하위비트부로서 상기 가산기로의 입력을 위해 지연된다.

상기 제2단은 현재의 계수갱신사이클중에 상기 부호 및 캐리 비트의 상태에 따라 상기 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시키는 업/다운 카운터를 구비할 수 있다. 제안된 실시예에서는, 또한 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (M-N)비트 최상위비트의 증가를 금지시키기 위한 수단이 제공되고, 마찬가지로 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기 (M-N)비트 최상위비트의 감소를 금지시키기 위한 수단이 제공된다. 누설작용수단(leakage function means)은 상기 업/다운 카운터가 증가 및 감소사이클을 주기적으로 스킵(skip)하도록 하기 위해 제공된다. 설명된 실시예에 있어서는, 제1누설작용수단이 시간외의 상기 업/다운 카운터의 증가 사이클의 수에 응답하고, 제2누설작용수단이 시간외의 상기 업/다운 카운터의 감소 사이클의 수에 응답하도록 되어 있다.

또한, 누산기초기화사이클중에 적어도 상기 M비트 계수의 (M-N)비트 최상위비트의 일부에 대한 초기화 데이터에 따라 상기 업/다운 카운터, 상기 증가 및 감소금지수단을 프리로드(preload)시키기 위한 수단이 제공된다. 상기 증가 및 감소금지수단의 프리로딩(preloading)은 본 발명의 누산기를 사용하는 적응형 등화기에대한 안정성을 제공하고, 업/다운 카운터의 프리로딩은 통신시스템구현시의 에코문제를 처리하기 위해 제공된다.

더욱 특별한 실시예에 있어서, 본 발명은 제1단이 N비트 2의 보수 가산기률 포함하고 있고, 제2단이 업/다운 카운터를 포함하고 있는 계수갱신용 2단 누산기를 제공한다. 상기 N비트 2의 보수 가산기는 N비트 에러 워드를 수신하도록 접속된 제1입력과, 이전의 N비트 합을 수신하도록 접속된 제2입력을 갖추고 있다. 상기 가산기는 또한 상기 에러 워드와 상기 이전의 합의 가산에 기인하는 새로운 M비트합을 출력하는 제1출력과, 상기 가산에 기인하는 부호 및 캐리비트를 출력하는 제2출력을 갖추고 있다. 여기에서, 상기 합은 주기적으로 갱신되고 있는 M비트 계수의 N비트 최하위비트를 나타낸다. 상기 제2단의 업/다운 카운터수단은 상기 가산기의 제2출력으로부터의 부호 및 캐리 비트에 응답하여, 상기 M비트 계수의 (M-N)비트 최상위비트를 갱신한다. 새로운 에러 워드는 상기 N비트 계수를 갱신하기 위해 상기 제1단의 가산기로 주기적으로 공급되고 있다.

상기 제2단의 업/다운 카운터수단은 이 현재의 계수갱신사이클중에 상기 부호 및 캐리 비트의 상태에 따라 상기 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시킨다. 또한 상기 (M-N)비트 최상위비트의 증가 및 감소가 소정의 한계를 초과하는 것을 방지하기 위해 상기 (M-N)비트 최상위비트의 종가 및 감소를 금지시키기 위한 수단이 제공될 수 있다.

제1지연수단은 상기 가산기의 제1출력에 접속되어 이어지는 사이클중에 상기가산기의 제2입력으로의 입력을 위해 상기 새로운 N비트 합을 지연시키고, 제2지연수단은 상기 가산기의 제2출력에 접속되어 상기 이어지는 사이클중에 상기 업/다운카운터의 제어에 사용되는 상기 부호 및 캐리 비트를 지연시킨다.

[실시예]

제1도에 도시된 전송시스템에 있어서, 전송되어야 할 신호는 입력단자(10)를 통해 송신기(12)로 입력된다. 상기 신호는 예컨대 잘 알려진 알려진 QAM기술을 이용하여 아날로그 캐리어로 변조되는 디지탈 데이터를 포함하고 있다. 상기 QAM변조된 데이터는 실수성분(I)과 허수성분(Q)을 포함하고 있는 복소신호(complex signal)이다.

송신기(12)는 잘 알려진 VHF 또는 UHF송신기 등과 같은 종래의 장치이다.

송신된 신호는 육상의 VHF 또는 UHF 통신채널 등과 같은 챈널(14)을 통해 QAH데이터용 구상 복조기(quadrature demodulator: 16)를 포함하고 있는 수신기로 통신된다. 구상 복조기(16)는 종래의 컴포넌트로 복소적응형 등화기(complex adaptive equalizer; 18)로의 입력을 위해 수신된 데이터의 I 및 Q성분을 추출한다. 적응형 등화기는 본질적으로 이 기술분야에서 잘 알려져 있다. 본 발명은 예컨대 적응형 등화기에 사용될 수 있는 누산기를 제공한다.

제1도에 도시된 바와 같이, 복소적응형 등화기(18)로 입력된 수신 챈널 데이터는 등화(equalize)되어 있지 알아 통신챈널(14)에 의해 유도된 진폭 및/또는 지연왜곡에 의해 야기되는 심벌간 방해(intersymbol interference)를 받게 된다. 적응형 등화기(18)는 이러한 왜곡을 보상하여 등화된 챈널 데이터(I_equ, Q_epu)를 출력한다.

이 등화된 챈널 데이터는 예컨대 HDTV 비디오정보로 이루어질 수 있는 전송된 정보데이터를 복구하기 위해 종래의 더코더(20)에 입력된다.

제2도는 복소적응형 등화기(18)의 실시예를 좀더 상세하게 도시한 것이다. 구상 복조기로 부터의 등화되지 않은 챈널 데이터는 단자(30,32)로 각각 입력되고 있다. 즉, 단자(30)는 복조된 챈널 데이터의 실수성분(I)을 수신하고, 단자(32)는 복조된 챈널데이터의 허수성분(Q)을 수신한다. 복조된 I 및 Q신호는 각각 N탭 FIR(finite impulse response)필터의 제1단(34) 및 q비트 양자화기(38)로 입력되고 있는 m비트 바이트로 이루어진다. 상기 양자화기(38)는 N-계수 갱신·계산회로(36)로의 입력을 위해 각 m비트 바이트를 더 작은 바이트로 양자화한다.

제2도에 도시된 바와 같이, 양자화기(38)는 N탭 FIR필터회로 및 N-계수 갱신·계산회로를 각각 포함하고 있는 M세트 또는 단으로 이루어진다. 최종(M번째)단의 다음에, N탭 FIR필터회로로부터의 출력은 실수등화 챈널 데이터(I) 및 허수등화 챈널 데이터(Q)를 생성하기 위해 가산기(40,42)에서 혼합된다. 등화된 I 및 Q데이터는 또한 갱신·계산회로(36∼36_M)의 각각에 피드백되는 에러신호를 출력하는 에러신호 발생기(44)로 입력된다. 제안된 실시예에 있어서, 에러신호 발생기(44)는 상기 Q 및 I데이터에 응답하여 미리 계산되어 저장된 에러값을 출력하는 PROM(program tamable read only memory)을 구비하고 있다. 여기에서, Q 및 I데이터는 상기 PROM을 어드레스하는데 사용되는 것이다. 상기 저장된 에러값은 잘 알려진 LMS 알고리즘을 이용하여 미리 계산되어 있다.

제3도는 본 발명의 누산기가 사용될 수 있는 64탭 복소계수 갱신·계산회로(36)를 도시한 것이다. 2비트 양자화된 등화되지 않은 복소데이터(실수 및 허수)는 단자 90(실수) 및 92(허수)에 입력되고 있다. 마찬가지로, 복소에러신호의 1비트 양자화된 실수 및 허수성분은 단자(96,98)에 각각 입력되고 있다. 64-종속접속 지연단(94)은, 에러신호와 함께, 데이터가 출력되고 나서 특별한 지연단에 관련된 누산기 -이득조정회로로의 입력을 위해 각 데이터성분과 각 에러성분의 곱을 얻는 승산RON(read only memory)의 어드레스로서의 입력용 실수 및 허수데이터를 수신한다.

회로(102a)는 누산기·이득조정회로의 일예이다.

제3도에서 알 수 있는 바와 같이, 각 누산기·이득조정회로(102a∼102n)는 승산 ROM(100)으로부터의 각 곱과 지연회로(106)로부터 출력되는 지연된 곱을 합하는 20비트 누산기(104)를 포함하고 있다. 상기 지연회로(106)는 20비트 지연된 계수를 출력한다. 상기 20비트 누산기는 계수를 갱신하는데 사용된다. 누산후에, 계수는 종래의 절단(truncation)·이득조정회로(108)에서 절단 및 이득조정된다. 여기에서, 이득조정이란 계수의 크기(magnitude)를 조정하는 것을 말한다. 멀티플렉서(110)는 각 단으로부터의 계수를 모두 수신하고, 그들을 함께 멀티플렉스하여 각 클럭사이클을 출력하는 동안 하나의 세트를 선택한다. 클럭입력(112)은 멀티플렉서(110)에 클럭신호를 입력하기 위해 제공된다.

상술한 바와 같이, 제3도에 도시된 누산기(104)와 같은 20비트 누산기는 이 누산기가 점유하는 공간이 크기 때문에 집적회로로 구현하는데 어려움이 많다. 본 발명은, 제4도에 도시된 바와 같이 2단 누산기를 설치함으로써 이러한 문제를 극복하고 있다.

제4도에 도시된 실시예는 20비트의 길이를 갖는 계수를 갱신하는데 사용되고 있다. 특정 실시예만을 예로 들어 설명하였으나, 본 발명은 어느 길이의 계수에 대해서도 2단 누산기를 구현하도록 사용될 수 있다. 상술한 실시예에서는, 가산기(122)와 지연회로(124,126)를 구비하고 있는 제1단이 누산기의 제1단을 구성한다.

이 제1단은 각 20비트 재수의 최하위 4비트를 처리한다. 누산기의 제2단은 한계설정·제어회로(128) 및 업/다운 카운터(132)를 포함하고 있고, 이 제2단은 각 계수의 나머지 16비트를 처리한다.

제1단의 가산기(122)는 단자(120)를 통해 승산 ROM(100; 제3도)으로부터 현재의 에러 및 지연된 데이터곱을 수신한다. 이 4비트 에러 워드는 지연회로(126)에 의해 지연된 가산기(122)로부터의 이전의 4비트합에 가산된다. 이 가산은 6비트를 생성하는데, 그중 4비트는 에러 워드와 이전의 합에 기인하는 합을 구성하는 것으로, 가산기(122)의 제1출력으로부터 지연단(126)으로 출력된다. 그밖의 2비트는 가산기(122)의 제2출력으로부터 지연단(124)으로 출력되는 부호 및 캐리비트이다.

지연단(124,126)은, 각각 누산기의 하나의 계수갱신사이클과 등가인 지연을 제공하는 종래의 회로이다.

상술한 실시예에 있어서, 가산기(122)는 종래의 2의 보수 가산기이다. 4개의 비트는 20비트 계수의 4개의 최하위비트에 대응하는 가산기로 부터 출력되는 합을 구성하고, 단자(120)로 입려되는 4비트 에러 워드는 그 최상위비트로서 부호비트를 구성하며, 나머지 3비트는 에러크기를 나타낸다. 결국, 부호비트는 완전한 20비트 계수의 최상위비트로 확장된다.

지연단(124)으로부터 출력된 부호 및 캐리비트는 한계설정·제어회로(128)를 통해 누산기의 제2단으로 입력된다. 상기 회로는 계수의 16개의 최상위비트의 현재의 크기가 소정의 범위내에 있는지의 여부를 결정하는 비교기를 구비하고 있다.

소정의 범위내에 있다면, 부호 및 캐리비트는 다음 표에 따라 업/다운 카운터(132)를 증가, 감소시키거나, 혹은 그 현재의 값에 유지시킬 것인지의 여부를 결정하게된다:

상기 표로부터 알 수 있는 바와 같이, 부호비트가 0이고 캐리비트가 1이면, 한계설정·제어회로(128)는 업/다운 카운터(132)가 1 카운트업하도록 제어한다. 그리고 부호비트가 1이고 캐리비트가 0이면 업/다운 카운터(132)는 1 카운트다운동작을 하게 되고, 부호 및 캐리비트가 같으면 업/다운 카운터(132)는 그 현재의 값에 머무르게 된다.

업/다운 카운터(132)의 동작은 20비트 계수의 16개의 최상위비트를 갱신하게 된다. 현재 갱신된 계수는, 다음의 계수갱신사이클동안 계수가 그 상부허용한계를 초과하거나 그 하부허용한계이하로 떨어지는지의 여부의 결정을 위해 업/다운 카운터(132)의 출력으로부터 한계설정·제어회로(128)의 입력으로 피드백된다. 이러한 경우에는, 회로(128)는 업/다운 카운터(132)를 상기와 같이 증가하거나 한계이하로 감소하도록 동작시키지 않게 될 것이다. 이와 같이 하여 계수의 범위를 제한함으로써, 계수가 한없이 증가하지 않게 된다.

한계설정·제어회로(128)의 다른 기능은 "누설작용(leakage function)"를 제공하는 것이다. 적응형 등화기의 동작중에, 계수갱신루틴은 결국 정상상태(steady state)에 도달하게 된다. 그러나, 정상상태에 지나치게 빨리 도달하게 되면, 등화가 불안정해지게 된다. 따라서, 계수의 갱신을 효과적으로 단축시키도록 "누설"을 도입함으로써, 적응형 등화기를 안정화시키게 된다.

본 발명은 아주 수월한 방법으로 실행되는 누설작용을 이네이블시키게 된다.

특히, 한계설정·제어회로(128)는 업/다운 카운터(132)에 의해 제공되는 증가의 수를 놓치지 않도록 제1카운터를 포함할 수 있고, 또 업/다운 카운터(132)에 의해 제공되는 감소의 수를 놓치지 않도록 제2카운터를 포함할 수 있다. 상기 제1카운터가 X증가를 카운트한 후에, 업/다운 카운터(132)에 의해 달성될 수 밖에 없는 다음의 증가가 스킵(skip)되게 될 것이다. 마찬가지로, 상기 제2카운터가 Y감소를 카운트한 후에, 업/다운 카운터(132)에 의해 달성될 수 밖에 없는 다음의 감소가 스킵되게 될 것이다. 이와 같이 증가 또는 감소가 스킵된 후에 제1 또는 제2카운터가 각각 리셋트된다. 따라서, 증가는 매 X회마다 스킵되게 되고, 감소는 매 Y회마다 스킵되게 될 것이다. X 및 Y는 특정한 구현에 의존해서 임의의 수로 할 수가 있고, 같거나 다르게 할 수가 있다.

상술한 바와 같이 증가 및 감소를 주기적으로 스킵함으로써, 특정의 갱신사이클이 줄어들기 때문에 계수의 갱신을 단축시킬 수 있게 된다. 이상의 설명으로부터 알 수 있는 바와 같이, 이 방법은 계수가 지나치게 빨리 정상상태값에 도달하는 것을 방지할 수 있게 되고, 그에 따라 등화기를 안정화시킬 수 있게 된다.

제4도에 도시된 바와 같이, 한계설정·제어회로(128) 및 업/다운 카운터(132)는 20비트 계수의 16개의 최상위비트의 적어도 일부에 대한 초기화 데이터에 따라 단자(130)를 통해 프리로드(preload)된다. 한계설정·제어회로(128)의 프리로딩은 계수갱신처리에 안정성을 제공하고, 업/다운 카운터(132)의 프리로딩은 누산기가 적응형 등화기에 사용되는 경우에 적절한 에코소거(echo cancellation)를 촉진시킨다. 적응형 등화기에 있어서의 에코소거의 문제는 상기에 참조된 S. U. H. Qureshi의 논문에 개시되어 있다.

본 발명의 2단 누산기가 제3도에 도시된 적응형 등화기에 사용되고 있는 경우, 각 계수갱신사이클중에 업/다운 카운터(132)로부터 출력되는 갱신된 계수는 절단·이득조정회로(truncation and gain adjust circuit; 108)로 입력된다. 갱신된 계수가 어떻게든 절단되기 때문에, 20비트 계수의 16개의 최상위비트만이 절단단(truncation stage)으로 통과되는 것이 필요하다. 그러나 실시예에서는, 완전한 20비트 계수가 그 이상의 처리에 필요한 경우에는, 누산기의 제1단의 지연단(126)으로부터 출력되는 4개의 비트가 완전한 20비트 계수를 형성하기 위해 업/다운 카운터(132)로부터 출력되는 16비트에 LSB로서 첨가될 수 있게 된다.

제5도는 본 발명의 2단 누산기의 동작을 설명하는 플로우차트이다. 박스 140에 나타낸 바와 같이, 처리는 N비트 에러곱을 가산기에 입력하기 시작한다. 제4도를 참조하면, 이것은 단자(120)에서의 에러 워드의 입력에 상당한다. 박스 142에서, 상기 N비트 에러곱은 지연단(126)으로부터 출력되는 4개의 LSB의 누적값에 가산된다.

누산기의 제1단으로부터 출력되는 부호 및 캐리비트는 부호비트가 0이고 캐리비트가 1인지의 여부를 결정하기 위해 박스 144에서 테스트된다. 부호비트가 0이고 캐리비트가 1인 경우, 업/다운 카운터(132)는 2개의 부가적인 테스트가 충족되면 증가하게 된다. 즉 첫번째로, 박스 148에서 계수의 M(예컨대 16)비트 최상위비트가 그 상부한계이하인지 아닌지의 결정이 이루어진다. 상부한계이하이면, 박스149에서 현재의 계수갱신사이클이 누설사이클, 즉 업/다운 카운터의 다음의 증가가 스킵되는 동안의 사이클인지 아닌지의 결정이 이루어진다. 이것이 사실이 아니라면, 박스 152에서 업/다운 카운터가 증가하게 된다. 박스 148 또는 149에서의 테스트중 어느쪽이든 층족되지 않으면, 카운터는 증가하지 않게 된다.

박스 144에 의해 수행되는 테스트가 충족되지 않으면, 박스 146에서 부호비트가 1이고 캐리비트가 O인지의 여부의 결정이 이루어지게 된다. 부호비트가 1이고 캐리비트가 0이면, 박스 150에서 M개의 최상위비트가 하부한계보다 큰지의 여부를 결정하기 위해 M개의 최상위비트를 테스트한다. 그 테스트결과, 하부한계보다 크다면, 박스 151에서 현재의 계수갱신사이클이 업/다운 카운터의 감소가 스킵되는 경우의 사이클인지 아닌지를 결정하게 된다. 이것이 NO라면, 업/다운 카운터는 박스 154에서 감소하게 된다. 그리고 그 이외의 경우에는, 업/다운 카운터는 감소하지 않게 된다.

업/다운 카운터에 의해 취해지는 적절한 동작후에, 박스 156에 나타낸 바와 같이 갱신된 계수가 출력되게 된다. 그 후, 절차는 박스 140으로 되돌아가서, 새로운 N비트 에러곱의 가산기로의 입력에 따라 다음의 계수갱신사이클이 시작되게 된다.

또한, 본 발명은 M비트 계수 갱신회로를 2단계 작용(two-level function)으로 분리할 수 있다. 즉, 제1단계는 에러신호의 총 동적 범위(total dynamic range)의 갱신을 실현하는 N비트 가산기이다. 여기에서, 에러신호는 이전의 계수갱신사이클중에 갱신된 계수의 적어도 일부로부터 유도된다. M비트 계수의 나머지 (M-N2비트 최상위비트는 제1단계로부터의 부호 및 캐리비트만을 이용하여 갱신된다. 상기 부호 및 캐리비트는 나머지 비트가 증가, 감소되어야 하는지, 혹은 현재의 값에 머물러야만 하는지에 관한 정보를 제공하고, 그들은 또한 누설제어에 이용될 수도 있다.

상술한 실시예에 있어서, 누설제어는 얼마나 많이 계수가 증가되었는지 그리고 얼마나 많이 계수가 감소되었는지를 놓치지 않도록 분리된 카운터를 이용하여 달성한다. 이들 카운트에 기초해서 증가 및 감소작용이 주기적으로 스킵된다. 사이클의 스킵핑(skipping)후에, 각 증가 또는 감소카운터가 리셋트된다.

한편, 본 발명은 특정 실시예에 대해서만 설명하였지만, 본 발명은 이에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

Claims

에러 워드를 수신하도록 접속되어 상기 에러 워드와 광범위한 M비트 계수의 N비트 최하위비트부와의 가산에 기인하는 부호 및 캐리 비트를 출력하는 제1단과, 상기 제1단으로 부터의 상기 부호 및 캐리 비트에 응답하여 상기 M비트 계수의(M-N)비트 최상위비트를 갱신하는 제2단 및, 계속적인 계수갱신사이클중에 상기 제1단에 새로운 에러 워드를 주기적으로 공급하는 수단을 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제1항에 있어서, 상기 새로운 에러 워드는 적어도 이전의 계수갱신사이클중에 갱신된 M비트 계수의 일부로부터 유도되고, 상기 제1단은 상기 부호 및 캐리 비트를 얻기 위해 상기 이전의 계수갱신사이클로부터의 상기 M비트 계수의 N비트 최하위비트에 계수갱신사이클중에 수신된 새로운 에러 워드를 가산하며, 상기 제2단은 상기 각 사이클중에 상기 제1단으로부터의 부호 및 캐리 비트에 응답하여 이전의 계수갱신사이클로부터의 상기 M비트 계수의 (M-N)비트 최상위비트를 갱신하는 것을 특징으로 하는 계수갱신용 2단 누산기.
제2항에 있어서, 상기 에러 워드는 N비트 워드이고, 상기 제1단이, 부호비트, 캐리 비트 및 N비트 합을 얻기 위해 상기 에러 워드와 상기 N비트 최하위비트부를 가산하는 N비트 2의 보수 가산기와, 이어지는 계수갱신사이클중에 상기 제2단으로의 입력을 위해 상기 부호 및 캐리 비트를 지연시키는 수단 및, 상기 이어지는 계수갱신사이클중에 상기 N비트 최하위비트부로서 상기 가산기로의 입력을 위해 상기 N비트 합을 지연시키는 수단을 구비하고 있는 것을 특징으로 하는 계수갱신용 2단 누산기.
제3항에 있어서, 상기 제2단이, 현재의 계수갱신사이클중에 상기 부호 및 캐리비트의 상태에 따라 상기 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시키는 업/다운 카운터를 구비하고 있는 것을 특징으로 하는 계수갱신용 2단 누산기.
제4항에 있어서, 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (M-N)비트 최상위비트의 증가를 금지시키는 수단과, 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기(M-N)비트 최상위비트의 감소를 금지시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제2항에 있어서, 상기 제2단이, 현재의 계수갱신사이클중에 상기 부호 및 캐리비트의 상태에 따라 상기 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시키는 업/다운 카운터를 구비하고 있는 것을 특징으로 하는 계수갱신용 2단 누산기.
제6항에 있어서, 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (H-N)비트 최상위비트의 증가를 금지시키는 수단과, 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기(M-N)비트 최상위비트의 감소를 금지시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제7항에 있어서, 누산기초기화사이클중에 적어도 상기 M비트 계수의 (M-N)비트 최상위비트의 일부에 대한 초기화 데이터에 따라 상기 업/다운 카운터, 상기 증가 및 감소금지수단을 프리로드시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제6항에 있어서, 누산기초기화사이클중에 적어도 상기 M비트 계수의 (M-N)비트 최상위비트의 일부에 대한 초기화 데이터에 따라 상기 업/다운 카운터를 프리로드시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제1항에 있어서, 누산기초기화사이클중에 적어도 상기 M비트 계수의 (M-N)비트 최상위비트의 일부에 대한 초기화 데이터에 따라 상기 제2단을 프리로드시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
N비트 에러 워드를 수신하도록 접속된 제1입력과, 이전의 N비트 합을 수신하도록 접속된 제2입력, 상기 에러 워드와 상기 이전의 합의 가산에 기인하는 새로운 N비트 합을 출력하는 제1출력 및, 상기 가산에 기인하는 부호 및 캐리비트를 출력하는 제2출력을 갖춘 N비트 2의 보수 가산기와, 상기 제2출력으로부터의 부호 및 캐리 비트에 응답하여 상기 M비트 계수의(M-N)비트 최상위비트를 갱신하는 업/다운 카운터수단 및, 상기 M비트 계수를 갱신하기 위해 상기 가산기로 새로운 에러 워드를 주기적으로 공급하는 수단을 구비하여 이루어지고, 상기 합은 주기적으로 갱신되고 있는 M비트 계수의 N비트 최하위비트를 나타내는 것을 특징으로 하는 계수갱신용 2단 누산기.
제11항에 있어서, 상기 업/다운 카운터수단이 현재의 계수갱신사이클중에 상기 부호 및 캐리 비트의 상태에 따라 상기 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시키는 것을 특징으로 하는 계수갱신용 2단 누산기.
제12항에 있어서, 시간외의 상기 업/다운 카운터의 증가사이클의 수에 응답하여 상기 업/다운 카운터가 증가사이클을 주기적으로 스킵하도록 하는 제1누설작용수단과, 시간외의 상기 업/다운 카운터의 감소사이클의 수에 응답하여 상기 업/다운 카운터가 감소사이클을 주기적으로 스킵하도록 하는 제2누설작용수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제13항에 있어서, 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (M-N)비트 최상위비트의 증가를 금지시키는 수단과, 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기 (M-N)비트 최상위비트의 감소를 금지시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제14항에 있어서, 상기 가산기의 제1출력에 접속되어 이어지는 사이클중에 상기 가산기의 제2입력으로의 입력을 위해 상기 새로운 N비트 합을 지연시키는 제1지연수단과, 상기 가산기의 제2출력에 접속되어 상기 이어지는 사이클중에 상기 업/다운 카운터의 제어에 사용되는 상기 부호 및 캐리 비트를 지연시키는 제2지연수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제12항에 있어서, 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (M-N)비트 최상위비트의 증가를 금지시키는 수단과, 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기(M-N)비트 최상위비트의 감소를 금지시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제11항에 있어서, 상기 가산기의 제1출력에 접속되어 이어지는 사이클중에 상기 가산기의 제2입력으로의 입력을 위해 상기 새로운 N비트 합을 지연시키는 제1지연수단과, 상기 가산기의 제2출력에 접속되어 상기 이어지는 사이클중에 상기 업/다운 카운터의 제어에 사용되는 상기 부호 및 캐리 비트를 지연시키는 제2지연수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
에드 워드를 수신하도록 접속되어 상기 에러 워드와 다수의 M비트 계수의 N비트 최하위비트부와의 가산에 기인하는 부호 및 캐리 비트를 출력하는 제1단과, 현재의 계수갱신사이클중에 상기 부호 및 캐리 비트의 상태에 따라 상기 M비트 계수의 (M-N)비트 최상위비트를 선택적으로 증가 또는 감소시키기 위한 업/다운 카운터를 포함하고 있는 제2단, 상기 업/다운 카운터가 증가사이클을 주기적으로 스킵하도록 하는 제1누설작용수단, 상기 업/다운 카운터가 감소사이클을 주기적으로 스킵하도록 하는 제2누설작용수단 및, 계속적인 계수갱신사이클중에 상기 제1단에 새로운 에러 워드를 주기적으로 공급하는 수단을 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제18항에 있어서, 상기 증가에 의해 (M-N)비트 최상위비트가 상부한계를 초과하는 경우 상기 (M-N)비트 최상위비트의 증가를 금지시키는 수단과, 상기 감소에 의해 (M-N)비트 최상위비트가 하부한계이하로 떨어지는 경우 상기 (M-N)비트 최상위비트의 감소를 금지시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 계수갱신용 2단 누산기.
제19항에 있어서, 상기 제1누설작용수단이 시간외의 상기 업/다운 카운터의 증가사이클의 수에 응답하고, 상기 제2누설작용수단이 시간외의 상기 업/다운 카운터의 감소사이클의 수에 응답하는 것을 특징으로 하는 계수갱신용 2단 누산기.