JPH0614525Y2 - ビツト同期検出回路 - Google Patents
ビツト同期検出回路Info
- Publication number
- JPH0614525Y2 JPH0614525Y2 JP3182287U JP3182287U JPH0614525Y2 JP H0614525 Y2 JPH0614525 Y2 JP H0614525Y2 JP 3182287 U JP3182287 U JP 3182287U JP 3182287 U JP3182287 U JP 3182287U JP H0614525 Y2 JPH0614525 Y2 JP H0614525Y2
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- register
- comparator
- pulse
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 〔技術分野〕 この考案はデータ伝送に使用するビット同期検出回路の
改良に関するものである。
改良に関するものである。
第４図に従来の装置の構成を示す。12はバンドパスフィ
ルタで受信データ16の中からビットパターンをとり出す
ための回路で，例えば受信データの伝送速度が10kbits/
secであれば，ビットパターンの周波数は5kHzであり，
これをとり出すために中心周波数5kHzのバンドパスフィ
ルタを使用する。13は全波整流器，14は積分器，15はコ
ンパレータである。
ルタで受信データ16の中からビットパターンをとり出す
ための回路で，例えば受信データの伝送速度が10kbits/
secであれば，ビットパターンの周波数は5kHzであり，
これをとり出すために中心周波数5kHzのバンドパスフィ
ルタを使用する。13は全波整流器，14は積分器，15はコ
ンパレータである。
第５図に第４図の各部の信号波形を示す。16は受信デー
タで，一例としてマンチェスターコード（信号の“Ｌ”
→“Ｈ”の変化が“１”，“Ｈ”→“Ｌ”の変化が
“０”）を示す。17は受信データ16をバンドパスフィル
タ12に通したもので，ビットパターンの部分が出力レベ
ルの最大となる。18はバンドパスフィルタの出力17を全
波整流した後に積分したもので，ビットパターンが続い
ている間は積分器14の時定数に従って上昇し，ビットパ
ターンが終わると下降する。20はコンパレータ15の基準
電圧で，積分器出力電圧18がこれに達するとビット同期
検出信号19が出力される。
タで，一例としてマンチェスターコード（信号の“Ｌ”
→“Ｈ”の変化が“１”，“Ｈ”→“Ｌ”の変化が
“０”）を示す。17は受信データ16をバンドパスフィル
タ12に通したもので，ビットパターンの部分が出力レベ
ルの最大となる。18はバンドパスフィルタの出力17を全
波整流した後に積分したもので，ビットパターンが続い
ている間は積分器14の時定数に従って上昇し，ビットパ
ターンが終わると下降する。20はコンパレータ15の基準
電圧で，積分器出力電圧18がこれに達するとビット同期
検出信号19が出力される。
この装置では受信データの中からビットパターンを取り
出すのにバンドパスフィルタ12を用いるため，バンドパ
スフィルタ12の帯域幅で定まる特定の周波数のビットパ
ターンの検出にしか使うことができない。またビット同
期検出感度，すなわちビットパターンの始まりから検出
信号19が“Ｈ”になるまでの時間T1には，積分器の時定
数で変化する信号をコンパレータの基準電圧と比較する
方法をとっているために，コンパレータの基準電圧又は
積分器の利得のばらつきや温度による特性変化の影響を
うけ，一定に保つことが難しい。すなわちコンパレータ
の基準電圧が20から20′に変わることにより，検出時間
がＴからＴ′に変わる。
出すのにバンドパスフィルタ12を用いるため，バンドパ
スフィルタ12の帯域幅で定まる特定の周波数のビットパ
ターンの検出にしか使うことができない。またビット同
期検出感度，すなわちビットパターンの始まりから検出
信号19が“Ｈ”になるまでの時間T1には，積分器の時定
数で変化する信号をコンパレータの基準電圧と比較する
方法をとっているために，コンパレータの基準電圧又は
積分器の利得のばらつきや温度による特性変化の影響を
うけ，一定に保つことが難しい。すなわちコンパレータ
の基準電圧が20から20′に変わることにより，検出時間
がＴからＴ′に変わる。
この考案はすべてをデジタル回路で構成し，従来のバン
ドパスフィルタの帯域幅に相当する値と，コンパレータ
の基準電圧に相当する値を外部から任意に設定できるこ
とを特徴とし，その目的は種々の周波数のビットパター
ンの検出に用いることができることと，ビット同期検出
感度を安定化することにある。
ドパスフィルタの帯域幅に相当する値と，コンパレータ
の基準電圧に相当する値を外部から任意に設定できるこ
とを特徴とし，その目的は種々の周波数のビットパター
ンの検出に用いることができることと，ビット同期検出
感度を安定化することにある。
以下この考案の実施例を第１図〜第３図により説明す
る。第１図は実施例を示すブロック図である。１は立上
り検出回路でシリアルに入力するデジタル信号の立上り
を検出してパルスを発生する。２は周期測定カウンタで
入力信号の周波数よりも十分に高い外部入力クロックに
よりカウントアップし，立上り検出回路１の出力パルス
によって，リセットと同時に再スタートし，入力信号の
周期に応じたカウント値を出力する。３はレジスタで外
部から設定した周期の下限値を記憶する。４はレジスタ
で外部から設定した周期の上限値を記憶する。５はコン
パレータで周期測定カウンタ２のカウント値とレジスタ
３に記憶した周期の下限値を比較し，カウント値が周期
の下限値を越えると出力信号を発生する。６はコンパレ
ータで周期測定カウンタ２のカウント値とレジスタ４に
記憶した周期の上限値を比較し，カウント値が周期の上
限値を越えると出力信号を発生する。７は周期判定回路
で立上り検出回路１の立上り検出パルスが発生した時
に，コンパレータ５とコンパレータ６の出力が共に無け
ればＥＲＲパルスを発生し，コンパレータ５のみ，出力
が有ればＯＫパルスを発生し，コンパレータ６の出力が
有ればＥＲＲパルスを発生する。８はカウンタで周期判
定回路７からＯＫパルスが来るとカウントアップし，Ｅ
ＲＲパルスが来るとリセットされる。９はレジスタで外
部から設定した検出基準値を記憶する。10はコンパレー
タでカウンタ８のカウント値が，レジスタ９に記憶した
検出基準値を越えると同期検出信号を出力する。11はＡ
ＮＤゲートでカウンタ８のカウント値が，検出基準値以
上にカウントアップしないためのものである。
る。第１図は実施例を示すブロック図である。１は立上
り検出回路でシリアルに入力するデジタル信号の立上り
を検出してパルスを発生する。２は周期測定カウンタで
入力信号の周波数よりも十分に高い外部入力クロックに
よりカウントアップし，立上り検出回路１の出力パルス
によって，リセットと同時に再スタートし，入力信号の
周期に応じたカウント値を出力する。３はレジスタで外
部から設定した周期の下限値を記憶する。４はレジスタ
で外部から設定した周期の上限値を記憶する。５はコン
パレータで周期測定カウンタ２のカウント値とレジスタ
３に記憶した周期の下限値を比較し，カウント値が周期
の下限値を越えると出力信号を発生する。６はコンパレ
ータで周期測定カウンタ２のカウント値とレジスタ４に
記憶した周期の上限値を比較し，カウント値が周期の上
限値を越えると出力信号を発生する。７は周期判定回路
で立上り検出回路１の立上り検出パルスが発生した時
に，コンパレータ５とコンパレータ６の出力が共に無け
ればＥＲＲパルスを発生し，コンパレータ５のみ，出力
が有ればＯＫパルスを発生し，コンパレータ６の出力が
有ればＥＲＲパルスを発生する。８はカウンタで周期判
定回路７からＯＫパルスが来るとカウントアップし，Ｅ
ＲＲパルスが来るとリセットされる。９はレジスタで外
部から設定した検出基準値を記憶する。10はコンパレー
タでカウンタ８のカウント値が，レジスタ９に記憶した
検出基準値を越えると同期検出信号を出力する。11はＡ
ＮＤゲートでカウンタ８のカウント値が，検出基準値以
上にカウントアップしないためのものである。
以下，この動作を説明する。入力信号は立上り検出回路
１によって，外部入力クロックの１周期幅の入力信号の
立上りを示すパルスに変換される。この波形は第２−１
図ａである。周期測定カウンタ２はパルスａによってリ
セットされると同時に外部入力クロックによりカウント
アップを始める。この波形は第２−１図ｂである。ここ
で，外部入力クロックの周波数は入力信号の周波数に較
べて十分高いものとする。コンパレータ５は周期測定カ
ウンタ２のカウント値ｂがレジスタ３に記憶した周期の
下限値ＭＩＮを越えると出力を発生する。この波形を第
２−１図ｃに示す。コンパレータ６は周期測定カウンタ
２のカウント値ｂがレジスタ４に記憶した周期の上限値
ＭＡＸを越えると出力を発生する。この波形を第２−２
図ｄ（ここでは無出力）に示す。周期判定回路７は立上
り検出回路１からのパルスが入力した時のコンパレータ
５とコンパレータ６の出力を見て，いずれの信号もない
場合，すなわち入力信号の周期が期待した値よりも短い
場合にはＥＲＲパルスを発生する。この波形を第２−３
図に示す。コンパレータ５だけ出力が在る場合，すなわ
ち入力信号の周期が上限値と下限値の間にある場合はＯ
Ｋパルスを発生する。この様子は第２−１図に示す。コ
ンパレータ６の出力が有る場合，すなわち入力信号の周
期が上限値よりも長い場合はＥＲＲパルスを発生する。
この様子を第２−２図に示す。カウンタ８は周期判定回
路７からＯＫパルスが来るとカウントアップし，ＥＲＲ
パルスが来るとリセットする。この波形を第３図ｅに示
す。コンパレータ10はカウンタ８のカウント値がレジス
タ９に記憶した検出基準値Ｐを越えると検出信号を出力
する。カウンタ８はＡＮＤゲート11によりＰ＋１以上に
カウントが進まないようになっている。この様子を第３
図に示す。以上によりレジスタ３に設定した周期の下限
値とレジスタ４に設定した周期の上限値の間の周期をも
つ入力信号が，連続してレジスタ９に設定した値以上入
力すると検出信号が出力される。
１によって，外部入力クロックの１周期幅の入力信号の
立上りを示すパルスに変換される。この波形は第２−１
図ａである。周期測定カウンタ２はパルスａによってリ
セットされると同時に外部入力クロックによりカウント
アップを始める。この波形は第２−１図ｂである。ここ
で，外部入力クロックの周波数は入力信号の周波数に較
べて十分高いものとする。コンパレータ５は周期測定カ
ウンタ２のカウント値ｂがレジスタ３に記憶した周期の
下限値ＭＩＮを越えると出力を発生する。この波形を第
２−１図ｃに示す。コンパレータ６は周期測定カウンタ
２のカウント値ｂがレジスタ４に記憶した周期の上限値
ＭＡＸを越えると出力を発生する。この波形を第２−２
図ｄ（ここでは無出力）に示す。周期判定回路７は立上
り検出回路１からのパルスが入力した時のコンパレータ
５とコンパレータ６の出力を見て，いずれの信号もない
場合，すなわち入力信号の周期が期待した値よりも短い
場合にはＥＲＲパルスを発生する。この波形を第２−３
図に示す。コンパレータ５だけ出力が在る場合，すなわ
ち入力信号の周期が上限値と下限値の間にある場合はＯ
Ｋパルスを発生する。この様子は第２−１図に示す。コ
ンパレータ６の出力が有る場合，すなわち入力信号の周
期が上限値よりも長い場合はＥＲＲパルスを発生する。
この様子を第２−２図に示す。カウンタ８は周期判定回
路７からＯＫパルスが来るとカウントアップし，ＥＲＲ
パルスが来るとリセットする。この波形を第３図ｅに示
す。コンパレータ10はカウンタ８のカウント値がレジス
タ９に記憶した検出基準値Ｐを越えると検出信号を出力
する。カウンタ８はＡＮＤゲート11によりＰ＋１以上に
カウントが進まないようになっている。この様子を第３
図に示す。以上によりレジスタ３に設定した周期の下限
値とレジスタ４に設定した周期の上限値の間の周期をも
つ入力信号が，連続してレジスタ９に設定した値以上入
力すると検出信号が出力される。
この考案によるビット同期検出回路は種々の周波数のビ
ット同期信号の検出に使用できると共に，検出の感度を
任意に設定することができる。
ット同期信号の検出に使用できると共に，検出の感度を
任意に設定することができる。
第１図は本考案の実施例のビット同期回路のブロック
図，第２図１−３，第３図は第１図の各部の動作説明
図，第４図は従来のビット同期回路のブロック図，第５
図は第４図の各部の動作説明図である。 １：立上り検出回路、２：周期測定カウンタ、3,4,9：
レジスタ、5,6,10：コンパレータ、７：周期判定回路、
８：カウンタ、11：ＡＮＤゲート。
図，第２図１−３，第３図は第１図の各部の動作説明
図，第４図は従来のビット同期回路のブロック図，第５
図は第４図の各部の動作説明図である。 １：立上り検出回路、２：周期測定カウンタ、3,4,9：
レジスタ、5,6,10：コンパレータ、７：周期判定回路、
８：カウンタ、11：ＡＮＤゲート。
Claims (1)
- 【請求項１】シリアルに入力するデジタル信号の立上り
を検出する立上り検出回路と、前記入力信号の周期をカ
ウントする周期測定カウンタと、周期の下限値及び上限
値をそれぞれ記憶する第１及び第２のレジスタと、連続
する入力信号の検出基準数値を記憶する第３のレジスタ
と、前記周期測定カウンタの出力値と前記第１のレジス
タの下限値を比較する第１のコンパレータと、前記周期
測定カウンタの出力値と前記第２のレジスタの上限値を
比較する第２のコンパレータと、前記第１及び第２のコ
ンパレータの出力を入力してＯＫパルス又はＥＲＲパル
スを発生する周期判定回路と、前記ＯＫパルスを入力す
るとカウントアップし、ＥＲＲパルスを入力するとリセ
ットするカウンタと、このカウンタの出力値と前記第３
のレジスタの基準数値を比較して検出信号を出力する第
３のコンパレータとで構成したことを特徴とするビット
同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182287U JPH0614525Y2 (ja) | 1987-03-06 | 1987-03-06 | ビツト同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182287U JPH0614525Y2 (ja) | 1987-03-06 | 1987-03-06 | ビツト同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140749U JPS63140749U (ja) | 1988-09-16 |
| JPH0614525Y2 true JPH0614525Y2 (ja) | 1994-04-13 |
Family
ID=30837911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182287U Expired - Lifetime JPH0614525Y2 (ja) | 1987-03-06 | 1987-03-06 | ビツト同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614525Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2850333B2 (ja) * | 1988-09-29 | 1999-01-27 | 日本電気株式会社 | マイクロプロセッサ開発支援装置 |
-
1987
- 1987-03-06 JP JP3182287U patent/JPH0614525Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140749U (ja) | 1988-09-16 |
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