JPH04100339A - フレーム・クロック断検出回路 - Google Patents
フレーム・クロック断検出回路Info
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- JPH04100339A JPH04100339A JP2217807A JP21780790A JPH04100339A JP H04100339 A JPH04100339 A JP H04100339A JP 2217807 A JP2217807 A JP 2217807A JP 21780790 A JP21780790 A JP 21780790A JP H04100339 A JPH04100339 A JP H04100339A
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- clock signal
- frame signal
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- 230000010354 integration Effects 0.000 abstract description 7
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 101100452593 Caenorhabditis elegans ina-1 gene Proteins 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
受信するクロック信号およびフレーム信号の途絶を検出
するフレーム・クロック断検出回路に関し、 検査対象とするフレーム信号に雑音が重畳した場合にも
、クロック信号およびフレーム信号の途絶を確実に検出
し、且つ大規模集積化を容易とする手段を実現すること
を目的とし、 クロック信号およびフレーム信号を受信し、フレーム信
号をクロック信号に同期させて出力するフレーム同期手
段と、フレーム同期手段が出力する同期化されたフレー
ム信号のフレーム数を計数する計数手段と、計数手段の
、予め定められた時間における計数値を分析し、該計数
値が予め定められた範囲内に収まるか否かにより、クロ
ック信号およびフレーム信号の中断を判定する正異判定
手段とを設ける様に構成する。
するフレーム・クロック断検出回路に関し、 検査対象とするフレーム信号に雑音が重畳した場合にも
、クロック信号およびフレーム信号の途絶を確実に検出
し、且つ大規模集積化を容易とする手段を実現すること
を目的とし、 クロック信号およびフレーム信号を受信し、フレーム信
号をクロック信号に同期させて出力するフレーム同期手
段と、フレーム同期手段が出力する同期化されたフレー
ム信号のフレーム数を計数する計数手段と、計数手段の
、予め定められた時間における計数値を分析し、該計数
値が予め定められた範囲内に収まるか否かにより、クロ
ック信号およびフレーム信号の中断を判定する正異判定
手段とを設ける様に構成する。
本発明は、受信するタロツク信号およびフレーム信号の
途絶を検出するフレーム・クロック断検出回路に関する
。
途絶を検出するフレーム・クロック断検出回路に関する
。
第４図は従来あるパルス列断検出回路の一例を示す図で
あり、第５図は第４図におけるクロック断検出過程の一
例を示す図であり、第６図は第４図におけるフレーム断
検出過程の一例を示す図である。
あり、第５図は第４図におけるクロック断検出過程の一
例を示す図であり、第６図は第４図におけるフレーム断
検出過程の一例を示す図である。
第４図に示されるパルス列断検出回路は、単安定マルチ
バイブレータ（ＭＶ）１と、単安定マルチバイブレータ
（ＭＶ）１のトリガ時間Ｔを決定する為の抵抗２および
コンデンサ３とから構成される。
バイブレータ（ＭＶ）１と、単安定マルチバイブレータ
（ＭＶ）１のトリガ時間Ｔを決定する為の抵抗２および
コンデンサ３とから構成される。
第４図および第５図において、第４図に示されるパルス
列断検出回路を、クロック断検出回路として使用する場
合には、単安定マルチバイブレータ（ＭＶ）１のトリガ
時間Ｔを、検査対象とするタロツク信号ｃｌｋの一周期
より長くなる如く、抵抗２およびコンデンサ３の値を設
定して置き、単安定マルチバイブレータ（ＭＶ）１のク
ロック端子Ｃに、検査対象とするクロック信号ｃｌｋを
入力する。
列断検出回路を、クロック断検出回路として使用する場
合には、単安定マルチバイブレータ（ＭＶ）１のトリガ
時間Ｔを、検査対象とするタロツク信号ｃｌｋの一周期
より長くなる如く、抵抗２およびコンデンサ３の値を設
定して置き、単安定マルチバイブレータ（ＭＶ）１のク
ロック端子Ｃに、検査対象とするクロック信号ｃｌｋを
入力する。
単安定マルチバイブレータ（ＭＶ）１は、クロック端子
Ｃに入力されるクロック信号ｃｌｋの立上がりによりセ
ットされ、抵抗２およびコンデンサ３により定まるトリ
ガ時間Ｔの間、誤り検出端子ＥＲから出力される誤検出
信号ｅｒｒを論理“１”に設定する。
Ｃに入力されるクロック信号ｃｌｋの立上がりによりセ
ットされ、抵抗２およびコンデンサ３により定まるトリ
ガ時間Ｔの間、誤り検出端子ＥＲから出力される誤検出
信号ｅｒｒを論理“１”に設定する。
単安定マルチバイブレータ（ＭＶ）１か、クロック信号
ｃｌｋを継続して受信している場合には、単安定マルチ
バイブレータ（ＭＶ）１はトリガ時間Ｔより短いクロッ
ク信号ｅｌｋの周期でセットされる為、誤検出信号ｅｒ
ｒは連続して論理“１”に設定され、クロック信号ｃｌ
ｋが継続して受信されていることを示すが、クロック信
号０１ｋか途絶すると、単安定マルチバイブレータ（Ｍ
Ｖ）１は最後にセットされてからトリガ時間Ｔか経過し
た後にリセット状態となり、誤り検出端子ＥＲから出力
する誤検出信号ｅｒｒを論理“０”に設定し、クロック
信号ｃｌｋが途絶したことを示す。
ｃｌｋを継続して受信している場合には、単安定マルチ
バイブレータ（ＭＶ）１はトリガ時間Ｔより短いクロッ
ク信号ｅｌｋの周期でセットされる為、誤検出信号ｅｒ
ｒは連続して論理“１”に設定され、クロック信号ｃｌ
ｋが継続して受信されていることを示すが、クロック信
号０１ｋか途絶すると、単安定マルチバイブレータ（Ｍ
Ｖ）１は最後にセットされてからトリガ時間Ｔか経過し
た後にリセット状態となり、誤り検出端子ＥＲから出力
する誤検出信号ｅｒｒを論理“０”に設定し、クロック
信号ｃｌｋが途絶したことを示す。
次に第４図および第６図において、第４図に示されるパ
ルス列断検出回路を、フレーム断検出回路として使用す
る場合には、単安定マルチバイブレータ（ＭＶ）１のト
リガ時間Ｔを、検査対象とするフレーム信号ｆの一周期
より長くなる如く、抵抗２およびコンデンサ３の値を設
定して置き、単安定マルチバイブレータ（ＭＶ）１のク
ロック端子Ｃに、検査対象とするフレーム信号ｆを入力
すると、前述のクロック断検出回路と同様の過程で、フ
レーム信号ｆを継続して受信している間は、単安定マル
チバイブレータ（ＭＶ）１から出力される誤検出信号ｅ
ｒｒは論理“１″に設定されているが、フレーム信号ｆ
が途絶すると、トリガ時間Ｔが経過した後、誤検出信号
ｅｒｒが論理“０”に設定され、フレーム信号ｆの途絶
を表示する。
ルス列断検出回路を、フレーム断検出回路として使用す
る場合には、単安定マルチバイブレータ（ＭＶ）１のト
リガ時間Ｔを、検査対象とするフレーム信号ｆの一周期
より長くなる如く、抵抗２およびコンデンサ３の値を設
定して置き、単安定マルチバイブレータ（ＭＶ）１のク
ロック端子Ｃに、検査対象とするフレーム信号ｆを入力
すると、前述のクロック断検出回路と同様の過程で、フ
レーム信号ｆを継続して受信している間は、単安定マル
チバイブレータ（ＭＶ）１から出力される誤検出信号ｅ
ｒｒは論理“１″に設定されているが、フレーム信号ｆ
が途絶すると、トリガ時間Ｔが経過した後、誤検出信号
ｅｒｒが論理“０”に設定され、フレーム信号ｆの途絶
を表示する。
然し、例えばフレーム信号ｆに雑音が重畳しており、フ
レーム信号ｆが途絶した後も雑音が単安定マルチバイブ
レータ（ＭＶ）ｌのクロック端子Ｃに雑音が入力される
と、単安定マルチバイブレータ（ＭＶ）１は雑音により
セット状態となり、誤検出信号ｅｒｒを論理“Ｉ”に保
持することとなり、フレーム信号ｆの途絶を検出するこ
とが困難となる。
レーム信号ｆが途絶した後も雑音が単安定マルチバイブ
レータ（ＭＶ）ｌのクロック端子Ｃに雑音が入力される
と、単安定マルチバイブレータ（ＭＶ）１は雑音により
セット状態となり、誤検出信号ｅｒｒを論理“Ｉ”に保
持することとなり、フレーム信号ｆの途絶を検出するこ
とが困難となる。
以上の説明から明らかな如く、従来あるパルス列断検出
回路においては、検査対象とするフレーム信号ｆに雑音
が重畳しており、フレーム信号ｆが途絶した後も雑音が
単安定マルチバイブレータ（ＭＶ）１に入力されると、
単安定マルチバイブレータ（ＭＶ）１が雑音によりセッ
ト状態となり、フレーム信号ｆの途絶が検出困難となる
問題かあった。
回路においては、検査対象とするフレーム信号ｆに雑音
が重畳しており、フレーム信号ｆが途絶した後も雑音が
単安定マルチバイブレータ（ＭＶ）１に入力されると、
単安定マルチバイブレータ（ＭＶ）１が雑音によりセッ
ト状態となり、フレーム信号ｆの途絶が検出困難となる
問題かあった。
また従来あるパルス断検出回路は、単安定マルチバイブ
レータ（ＭＶ）Ｉ、抵抗２およびコンデンサ３により構
成されている為、ディジタル回路に比して大規模集積化
が困難となる問題もあった。
レータ（ＭＶ）Ｉ、抵抗２およびコンデンサ３により構
成されている為、ディジタル回路に比して大規模集積化
が困難となる問題もあった。
本発明は、検査対象とするフレーム信号に雑音が重畳し
た場合にも、クロック信号およびフレーム信号の途絶を
確実に検出し、且つ大規模集積化を容易どする手段を実
現することを目的とする。
た場合にも、クロック信号およびフレーム信号の途絶を
確実に検出し、且つ大規模集積化を容易どする手段を実
現することを目的とする。
第１図は本発明の原理を示す図である。
第１図において、ｃｌｋおよびｆは、それぞれ検査対象
とするクロック信号およびフレーム信号である。
とするクロック信号およびフレーム信号である。
１００は、本発明により設けられたフレーム同期手段で
ある。
ある。
２００は、本発明により設けられた計数手段である。
３００は、本発明により設けられた正異判定手段である
。
。
フレーム同期手段１００は、クロック信号（Ｃ１ｋ）お
よびフレーム信号（ｆ）を受信し、フレーム信号ｆをク
ロック信号ｃｌｋに同期させて出力する。
よびフレーム信号（ｆ）を受信し、フレーム信号ｆをク
ロック信号ｃｌｋに同期させて出力する。
計数手段２００は、フレーム同期手段１００か出力する
同期化されたフレーム信号ｆのフレーム数を計数する。
同期化されたフレーム信号ｆのフレーム数を計数する。
正異判定手段３００は、計数手段２００の、予め定めら
れた時間における計数値を分析し、該計数値が予め定め
られた範囲内に収まるか否かにより、クロック信号ｃｌ
ｋおよびフレーム信号ｆの中断を判定する。
れた時間における計数値を分析し、該計数値が予め定め
られた範囲内に収まるか否かにより、クロック信号ｃｌ
ｋおよびフレーム信号ｆの中断を判定する。
本発明によるフレーム・クロック断検出回路によれば、
クロック信号ｃｌｋおよびフレーム信号ｆの何れが途絶
した場合にも、計数手段２００の計数値は零となり、ま
た雑音は不規則に発生する為、計数手段２００の計数値
は正規のフレーム信号ｆを受信した場合に比して増加す
る為、正異判定手段（３００’）による計数値の計数時
間および判定範囲を適性に設定して置けば、雑音の重畳
したフレーム信号ｆの途絶も、確実に検出可能となる。
クロック信号ｃｌｋおよびフレーム信号ｆの何れが途絶
した場合にも、計数手段２００の計数値は零となり、ま
た雑音は不規則に発生する為、計数手段２００の計数値
は正規のフレーム信号ｆを受信した場合に比して増加す
る為、正異判定手段（３００’）による計数値の計数時
間および判定範囲を適性に設定して置けば、雑音の重畳
したフレーム信号ｆの途絶も、確実に検出可能となる。
またフレーム同期手段１００、計数手段２００および正
異判定手段３００は、何れもディジタル回路で構成され
る為、大規模集積化も容易である。
異判定手段３００は、何れもディジタル回路で構成され
る為、大規模集積化も容易である。
従って、本発明によれば、クロック信号および雑音の重
畳したフレーム信号の途絶も確実に検出し、且つ大規模
集積化が可能なフレーム・クロック断検出回路が実現可
能となる。
畳したフレーム信号の途絶も確実に検出し、且つ大規模
集積化が可能なフレーム・クロック断検出回路が実現可
能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるフレーム・クロック断
検出回路を示す図であり、第３図は第２図における動作
過程の一例を示す図であり、（ａ）は正常動作を、（ｂ
）はフレーム断検出過程を、（Ｃ）は雑音重畳の際のフ
レーム断検出過程を、（ｄ）はクロック断検出過程をそ
れぞれ示す。
検出回路を示す図であり、第３図は第２図における動作
過程の一例を示す図であり、（ａ）は正常動作を、（ｂ
）はフレーム断検出過程を、（Ｃ）は雑音重畳の際のフ
レーム断検出過程を、（ｄ）はクロック断検出過程をそ
れぞれ示す。
第２図においては、第１図におけるフレーム同期手段１
００としてフリップフロップ（ＦＦ）４が設けられ、ま
た第１図における計数手段２００としてシフトレジスタ
（ＳＲ）５が設けられ、また第１図における正異判定手
段３００として、計数値識別回路（ＮＤ）６、フリップ
フロップ（ＦＦ）７、カウンタ（ＣＮＴ）８および計数
時間設定回路（ＴＳ）９が設けられている。
００としてフリップフロップ（ＦＦ）４が設けられ、ま
た第１図における計数手段２００としてシフトレジスタ
（ＳＲ）５が設けられ、また第１図における正異判定手
段３００として、計数値識別回路（ＮＤ）６、フリップ
フロップ（ＦＦ）７、カウンタ（ＣＮＴ）８および計数
時間設定回路（ＴＳ）９が設けられている。
第２図および第３図において、検査対象とするクロック
信号ｃｌｋおよびフレーム信号ｆは、フリップフロップ
（ＦＦ）４のクロック端子Ｃおよびデータ端子りにそれ
ぞれ入力される。
信号ｃｌｋおよびフレーム信号ｆは、フリップフロップ
（ＦＦ）４のクロック端子Ｃおよびデータ端子りにそれ
ぞれ入力される。
フリップフロップ（ＦＦ）４は、データ端子りに入力さ
れるフレーム信号ｆを、クロック端子Ｃに入力されるク
ロック信号ｃｌｋに同期化し、出力信号ｑ４として出力
端子Ｑから出力し、シフトレジスタ（ＳＲ）５のクロッ
ク端子Ｃに伝達する。
れるフレーム信号ｆを、クロック端子Ｃに入力されるク
ロック信号ｃｌｋに同期化し、出力信号ｑ４として出力
端子Ｑから出力し、シフトレジスタ（ＳＲ）５のクロッ
ク端子Ｃに伝達する。
シフトレジスタ（ＳＲ）５は、クロック端子Ｃに単安定
マルチバイブレータ（ＭＶ）１からの出力信号ｑ４の立
上がりを受信する度に、データ端子りに入力されている
論理“１”信号を歩進させ、出力端子Ｑ、乃至Ｑ、から
出力する出力信号ｑｓａ乃至ｑｉｗを論理“０”から論
理“１”に変化させ、計数値識別回路（ＮＤ）６に伝達
し、またリセット端子Ｒに、カウンタ（ＣＮＴ）８から
出力信号ｑ１ｍを受信する度に初期設定される。
マルチバイブレータ（ＭＶ）１からの出力信号ｑ４の立
上がりを受信する度に、データ端子りに入力されている
論理“１”信号を歩進させ、出力端子Ｑ、乃至Ｑ、から
出力する出力信号ｑｓａ乃至ｑｉｗを論理“０”から論
理“１”に変化させ、計数値識別回路（ＮＤ）６に伝達
し、またリセット端子Ｒに、カウンタ（ＣＮＴ）８から
出力信号ｑ１ｍを受信する度に初期設定される。
計数値識別回路（ＮＤ）６は論理回路により構成され、
フリップフロップ（ＦＦ）４からシフトレジスタ（ＳＲ
）５に伝達される出力信号ｑ４の立上がりを１個受信し
た場合に相当する出力信号ｑｓａ乃至ｑｓｍを伝達され
た場合に、出力端子Ｘから出力する出力信号Ｘ、を論理
“１”から論理“０”に設定し、またフリップフロップ
（ＦＦ）４からシフトレジスタ（ＳＲ）５に伝達される
出力信号ｑ４の立上がりを３個以上受信した場合に相当
する出力信号ｑｓｍ乃至ｑ６．を伝達された場合に、出
力端子Ｘから出力する出力信号ｘ６を論理“０”から論
理“１”に設定し、フリップフロップ（ＦＦ）７に伝達
する。
フリップフロップ（ＦＦ）４からシフトレジスタ（ＳＲ
）５に伝達される出力信号ｑ４の立上がりを１個受信し
た場合に相当する出力信号ｑｓａ乃至ｑｓｍを伝達され
た場合に、出力端子Ｘから出力する出力信号Ｘ、を論理
“１”から論理“０”に設定し、またフリップフロップ
（ＦＦ）４からシフトレジスタ（ＳＲ）５に伝達される
出力信号ｑ４の立上がりを３個以上受信した場合に相当
する出力信号ｑｓｍ乃至ｑ６．を伝達された場合に、出
力端子Ｘから出力する出力信号ｘ６を論理“０”から論
理“１”に設定し、フリップフロップ（ＦＦ）７に伝達
する。
一方カウンタ（ＣＮＴ）８は、クロック端子Ｃに入力さ
れる、検査対象とするクロック信号ｃｌｋと独立の内部
クロック信号ｃｌｋ＋を分周し、各種分周周期を有する
出力信号ｑｓａ乃至ｑ−を出力端子Ｑ、乃至Ｑユから出
力し、計数時間設定回路（ＴＳ）９に伝達すると共に、
フレーム信号ｆの一周期より長く、二周期より短い分周
周期を有する出力信号ｑ、１のみをシフトレジスタ（Ｓ
Ｒ）５のリセット端子Ｒに伝達する。
れる、検査対象とするクロック信号ｃｌｋと独立の内部
クロック信号ｃｌｋ＋を分周し、各種分周周期を有する
出力信号ｑｓａ乃至ｑ−を出力端子Ｑ、乃至Ｑユから出
力し、計数時間設定回路（ＴＳ）９に伝達すると共に、
フレーム信号ｆの一周期より長く、二周期より短い分周
周期を有する出力信号ｑ、１のみをシフトレジスタ（Ｓ
Ｒ）５のリセット端子Ｒに伝達する。
計数時間設定回路（ＴＳ）９も論理回路により構成され
、カウンタ（ＣＮＴ）８から伝達される出力信号ｑｓｗ
ａが論理“１”から論理“０”に変化する直前の内部ク
ロック信号ｃｌｋ、の一周期の間、出力端子Ｘから出力
する出力信号Ｘ、を論理“１”に設定し、フリップフロ
ップ（ＦＦ）７に伝達する。
、カウンタ（ＣＮＴ）８から伝達される出力信号ｑｓｗ
ａが論理“１”から論理“０”に変化する直前の内部ク
ロック信号ｃｌｋ、の一周期の間、出力端子Ｘから出力
する出力信号Ｘ、を論理“１”に設定し、フリップフロ
ップ（ＦＦ）７に伝達する。
フリップフロップ（ＦＦ）７は、計数時間設定回路（Ｔ
Ｓ）９からクロック端子Ｃに伝達される出力信号Ｘ、の
立上がりに同期して、計数値識別回路（ＮＤ）６からデ
ータ端子りに伝達される出力信号ｘ６の論理値を保持し
、出力端子Ｑから出力する誤検出信号ｅｒｒの論理値を
、保持した出力信号Ｘ、の論理普通りに設定する。
Ｓ）９からクロック端子Ｃに伝達される出力信号Ｘ、の
立上がりに同期して、計数値識別回路（ＮＤ）６からデ
ータ端子りに伝達される出力信号ｘ６の論理値を保持し
、出力端子Ｑから出力する誤検出信号ｅｒｒの論理値を
、保持した出力信号Ｘ、の論理普通りに設定する。
一方シフトレジスタ（ＳＲ）５は、カウンタ（ＣＮＴ）
８からリセット端子Ｒに入力される出力信号ｑｌ＋＋ｉ
の立下がりに同期して初期設定される。
８からリセット端子Ｒに入力される出力信号ｑｌ＋＋ｉ
の立下がりに同期して初期設定される。
従って、第３図（ａ）に示す如く、フリップフロップ（
ＦＦ）４がクロック信号ｃｌｋおよびフレーム信号ｆを
継続して受信している場合には、シフトレジスタ（ＳＲ
）５は−乃至二歩進した後に初期設定される為、計数値
識別回路（ＮＤ）６の出力信号Ｘ、は論理“０”に設定
された状態でフリップフロップ（ＦＦ）７に保持され、
フリップフロップ（ＦＦ）７は誤検出信号ｅｒｒを論理
“０”に設定し、クロック信号ｃｌｋおよびフレーム信
号ｆが継続して受信されていることを表示する。
ＦＦ）４がクロック信号ｃｌｋおよびフレーム信号ｆを
継続して受信している場合には、シフトレジスタ（ＳＲ
）５は−乃至二歩進した後に初期設定される為、計数値
識別回路（ＮＤ）６の出力信号Ｘ、は論理“０”に設定
された状態でフリップフロップ（ＦＦ）７に保持され、
フリップフロップ（ＦＦ）７は誤検出信号ｅｒｒを論理
“０”に設定し、クロック信号ｃｌｋおよびフレーム信
号ｆが継続して受信されていることを表示する。
また、第３図（ｂ）に示す如く、フリップフロップ（Ｆ
Ｆ）４がクロック信号ｃＩｋは継続して受信するが、フ
レーム信号ｆは途絶して受信出来ぬ場合には、フリップ
フロップ（ＦＦ）４の出力信号ｑ４は論理“１”に設定
された侭となり、シフトレジスタ（ＳＲ）５は初期設定
された後も全（歩進しない為、計数値識別回路（ＮＤ）
６の出力信号Ｘ、は論理“１”に設定された状態でフリ
ップフロップ（ＦＦ）７に保持され、フリップフロップ
（ＦＦ）７は誤検出信号ｅｒｒを論理“１”に設定し、
クロック信号ｃｌｋおよびフレーム信号ｆの何れかが途
絶したことを表示する。
Ｆ）４がクロック信号ｃＩｋは継続して受信するが、フ
レーム信号ｆは途絶して受信出来ぬ場合には、フリップ
フロップ（ＦＦ）４の出力信号ｑ４は論理“１”に設定
された侭となり、シフトレジスタ（ＳＲ）５は初期設定
された後も全（歩進しない為、計数値識別回路（ＮＤ）
６の出力信号Ｘ、は論理“１”に設定された状態でフリ
ップフロップ（ＦＦ）７に保持され、フリップフロップ
（ＦＦ）７は誤検出信号ｅｒｒを論理“１”に設定し、
クロック信号ｃｌｋおよびフレーム信号ｆの何れかが途
絶したことを表示する。
また、第３図（Ｃ）に示す如く、フリップフロップ（Ｆ
Ｆ）４がクロック信号ｃｌｋは継続して受信するが、フ
レーム信号ｆは途絶して受信出来ず、且つフレーム信号
ｆに重畳した雑音のみを受信した場合には、フリップフ
ロップ（ＦＦ）４は雑音をクロック信号ｃｌｋに同期化
して出力信号ｑ４として出力する。
Ｆ）４がクロック信号ｃｌｋは継続して受信するが、フ
レーム信号ｆは途絶して受信出来ず、且つフレーム信号
ｆに重畳した雑音のみを受信した場合には、フリップフ
ロップ（ＦＦ）４は雑音をクロック信号ｃｌｋに同期化
して出力信号ｑ４として出力する。
なお雑音の発生頻度は不規則であり、フレーム信号ｆと
同一周期となることは先ず有り得ないと想定され、雑音
をクロック信号ｃｌｋに同期化した出力信号ｑ４を受信
したシフトレジスタ（ＳＲ）５が第３図（ａ）の如く−
乃至二歩進する可能性は殆ど無く、三歩進以上するか、
或いは一歩道もしないと想定される為、計数値識別回路
（ＮＤ）６の出力信号Ｘ６は論理“１”に設定された状
態でフリップフロップ（ＦＦ）７に保持され、フリップ
フロップ（ＦＦ）７は誤検出信号ｅｒｒを論理“ｌ”に
設定し、クロック信号ｃｌｋおよびフレーム信号ｆの何
れかが途絶したことを表示する。
同一周期となることは先ず有り得ないと想定され、雑音
をクロック信号ｃｌｋに同期化した出力信号ｑ４を受信
したシフトレジスタ（ＳＲ）５が第３図（ａ）の如く−
乃至二歩進する可能性は殆ど無く、三歩進以上するか、
或いは一歩道もしないと想定される為、計数値識別回路
（ＮＤ）６の出力信号Ｘ６は論理“１”に設定された状
態でフリップフロップ（ＦＦ）７に保持され、フリップ
フロップ（ＦＦ）７は誤検出信号ｅｒｒを論理“ｌ”に
設定し、クロック信号ｃｌｋおよびフレーム信号ｆの何
れかが途絶したことを表示する。
更に、第３図（ｄ）に示す如く、フリップフロップ（Ｆ
Ｆ）４がフレーム信号ｆは継続して受信するが、クロッ
ク信号ｃｌｋは途絶して受信出来ぬ場合には、フリップ
フロップ（ＦＦ）４の出力信号ｑ４は論理“１”に設定
された侭となり、シフトレジスタ（ＳＲ）５は初期設定
された後も全く歩進しない為、計数値識別回路（ＮＤ）
６の出力信号Ｘ６は論理“ｌ”に設定された状態でフリ
ップフロップ（ＦＦ）７に保持され、フリップフロップ
（ＦＦ）７は誤検出信号ｅｒｒを論理“１”に設定し、
クロック信号ｃｌｋおよびフレーム信号ｆの何れかが途
絶したことを表示する。
Ｆ）４がフレーム信号ｆは継続して受信するが、クロッ
ク信号ｃｌｋは途絶して受信出来ぬ場合には、フリップ
フロップ（ＦＦ）４の出力信号ｑ４は論理“１”に設定
された侭となり、シフトレジスタ（ＳＲ）５は初期設定
された後も全く歩進しない為、計数値識別回路（ＮＤ）
６の出力信号Ｘ６は論理“ｌ”に設定された状態でフリ
ップフロップ（ＦＦ）７に保持され、フリップフロップ
（ＦＦ）７は誤検出信号ｅｒｒを論理“１”に設定し、
クロック信号ｃｌｋおよびフレーム信号ｆの何れかが途
絶したことを表示する。
以上の説明から明らかな如く、本実施例によれば、フリ
ップフロップ（ＦＦ）４がクロック信号ｃｌｋおよびフ
レーム信号ｆを正常に受信する場合には、シフトレジス
タ（ＳＲ）５か−乃至ニル進し、フリップフロップ（Ｆ
Ｆ）７が誤検出信号ｅｒｒを論理“０”に設定し、クロ
ック信号ｃｌｋおよびフレーム信号ｆか正常に受信され
ていることを表示するが、クロック信号ｃｌｋおよびフ
レーム信号ｆの何れかが途絶した場合には、シフトレジ
スタ（ＳＲ）５は一歩進も出来なくなり、フリップフロ
ップ（ＦＦ）７か誤検出信号ｅｒｒを論理“１”に設定
し、クロック信号ｃｌｋおよびフレーム信号ｆの何れか
が途絶したことを表示する。
ップフロップ（ＦＦ）４がクロック信号ｃｌｋおよびフ
レーム信号ｆを正常に受信する場合には、シフトレジス
タ（ＳＲ）５か−乃至ニル進し、フリップフロップ（Ｆ
Ｆ）７が誤検出信号ｅｒｒを論理“０”に設定し、クロ
ック信号ｃｌｋおよびフレーム信号ｆか正常に受信され
ていることを表示するが、クロック信号ｃｌｋおよびフ
レーム信号ｆの何れかが途絶した場合には、シフトレジ
スタ（ＳＲ）５は一歩進も出来なくなり、フリップフロ
ップ（ＦＦ）７か誤検出信号ｅｒｒを論理“１”に設定
し、クロック信号ｃｌｋおよびフレーム信号ｆの何れか
が途絶したことを表示する。
なおフレーム信号ｆに雑音が重畳しており、フレーム信
号ｆが途絶した後も雑音のみが受信されている場合にも
、シフトレジスタ（ＳＲ）５か三歩進以上するか、また
は−歩進もしないことにより、フリップフロップ（ＦＦ
）７が誤検出信号ｅｒｒを論理“１”に設定し、クロッ
ク信号ｃｌｋおよびフレーム信号ｆの何れかが途絶した
ことを表示する。
号ｆが途絶した後も雑音のみが受信されている場合にも
、シフトレジスタ（ＳＲ）５か三歩進以上するか、また
は−歩進もしないことにより、フリップフロップ（ＦＦ
）７が誤検出信号ｅｒｒを論理“１”に設定し、クロッ
ク信号ｃｌｋおよびフレーム信号ｆの何れかが途絶した
ことを表示する。
またフレーム・クロック断検出回路を構成するフリップ
フロップ（ＦＦ）４および７、シフトレジスタ（ＳＲ）
５、計数値識別回路（ＮＤ）６、カウンタ（ＣＮＴ）８
および計数時間設定回路（ＴＳ）９は何れもディジタル
回路である為、大規模集積化か容易に実現可能となる。
フロップ（ＦＦ）４および７、シフトレジスタ（ＳＲ）
５、計数値識別回路（ＮＤ）６、カウンタ（ＣＮＴ）８
および計数時間設定回路（ＴＳ）９は何れもディジタル
回路である為、大規模集積化か容易に実現可能となる。
なお、第２図はあく迄本発明の一実施例に過ぎず、フレ
ーム同期手段１００、計数手段２００および正異判定手
段３００の構成は図示されるものに限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合にも本
発明の効果は変わらない。
ーム同期手段１００、計数手段２００および正異判定手
段３００の構成は図示されるものに限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合にも本
発明の効果は変わらない。
以上、本発明によれば、前記フレーム・クロック断検出
回路において、クロック信号および雑音の重畳したフレ
ーム信号の途絶も確実に検出し、且つ大規模集積化が可
能なフレーム・クロック断検出回路が実現可能となる。
回路において、クロック信号および雑音の重畳したフレ
ーム信号の途絶も確実に検出し、且つ大規模集積化が可
能なフレーム・クロック断検出回路が実現可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるフレーム・クロック断検出回路を示す図、第
３図は第２図における動作過程の一例を示す図で、（ａ
）は正常動作を、（ｂ）はフレーム断検出過程を、（Ｃ
）は雑音重畳の際のフレーム断検出過程を、（ｄｌはク
ロック断検出過程をそれぞれ示し、第４図は従来あるパ
ルス列断検出回路の一例を示す図、第５図は第４図にお
けるクロック断検出過程の一例を示す図、第６図は第４
図におけるフレーム断検出過程の一例を示す図である。 図において、■は単安定マルチバイブレータ（ＭＶ）
、２は抵抗、３はコンデンサ、４および７はフリップフ
ロップ（ＦＦ）、５はシフトレジスタ（ＳＲ）、６は計
数値識別回路（ＮＤ）、８はカウンタ（ＣＮＴ） 、９
は計数時間設定回路（ＴＳ）、１００はフレーム同期手
段、２００は杢光綱ｎ原ｒ’１０ 惰 １ ロ （ＣＩ）、正 常 ゛中〃イト （訃ン７１／−ムバク１□オ灸出ｉＡオＹｑγ２記１季
１Ｔろｈ咋が’ＩＭ 字３日け／）１） 本分ｇ＠＋：よろフ１．−ム・グロ・／フＪ角Ａ炙止迂
Ｄｆｆ行♀ 霞 （Ｃ）タＷ＠重４奪メツｒｇＩフフレームＬず゛す′動
力４９程（ｄ）’７０１，７直横出酒程 第２圧］１；お１すう栃ｆγ身狛↑呈 ｖ１３０侍ｆ）２）
施例によるフレーム・クロック断検出回路を示す図、第
３図は第２図における動作過程の一例を示す図で、（ａ
）は正常動作を、（ｂ）はフレーム断検出過程を、（Ｃ
）は雑音重畳の際のフレーム断検出過程を、（ｄｌはク
ロック断検出過程をそれぞれ示し、第４図は従来あるパ
ルス列断検出回路の一例を示す図、第５図は第４図にお
けるクロック断検出過程の一例を示す図、第６図は第４
図におけるフレーム断検出過程の一例を示す図である。 図において、■は単安定マルチバイブレータ（ＭＶ）
、２は抵抗、３はコンデンサ、４および７はフリップフ
ロップ（ＦＦ）、５はシフトレジスタ（ＳＲ）、６は計
数値識別回路（ＮＤ）、８はカウンタ（ＣＮＴ） 、９
は計数時間設定回路（ＴＳ）、１００はフレーム同期手
段、２００は杢光綱ｎ原ｒ’１０ 惰 １ ロ （ＣＩ）、正 常 ゛中〃イト （訃ン７１／−ムバク１□オ灸出ｉＡオＹｑγ２記１季
１Ｔろｈ咋が’ＩＭ 字３日け／）１） 本分ｇ＠＋：よろフ１．−ム・グロ・／フＪ角Ａ炙止迂
Ｄｆｆ行♀ 霞 （Ｃ）タＷ＠重４奪メツｒｇＩフフレームＬず゛す′動
力４９程（ｄ）’７０１，７直横出酒程 第２圧］１；お１すう栃ｆγ身狛↑呈 ｖ１３０侍ｆ）２）
Claims (1)
- 【特許請求の範囲】 クロック信号（ｃｌｋ）およびフレーム信号（ｆ）を受
信し、前記フレーム信号を前記クロック信号に同期させ
て出力するフレーム同期手段（１００）と、 前記フレーム同期手段が出力する同期化されたフレーム
信号のフレーム数を計数する計数手段（２００）と、 前記計数手段の、予め定められた時間における計数値を
分析し、該計数値が予め定められた範囲内に収まるか否
かにより、前記クロック信号およびフレーム信号の中断
を判定する正異判定手段（３００）とを設けることを特
徴とするフレーム・クロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217807A JPH04100339A (ja) | 1990-08-18 | 1990-08-18 | フレーム・クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217807A JPH04100339A (ja) | 1990-08-18 | 1990-08-18 | フレーム・クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100339A true JPH04100339A (ja) | 1992-04-02 |
Family
ID=16710046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217807A Pending JPH04100339A (ja) | 1990-08-18 | 1990-08-18 | フレーム・クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100339A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170251A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 監視回路 |
| JP2005027258A (ja) * | 2003-07-04 | 2005-01-27 | Denso Corp | 電波ビーコン受信装置 |
| WO2015129256A1 (en) * | 2014-02-25 | 2015-09-03 | Seiko Epson Corporation | Gear pump and image recording apparatus |
-
1990
- 1990-08-18 JP JP2217807A patent/JPH04100339A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170251A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 監視回路 |
| JP2005027258A (ja) * | 2003-07-04 | 2005-01-27 | Denso Corp | 電波ビーコン受信装置 |
| WO2015129256A1 (en) * | 2014-02-25 | 2015-09-03 | Seiko Epson Corporation | Gear pump and image recording apparatus |
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