JPH0613438A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 【目的】論理回路としてＥＣＬ又はＣＭＬ回路を使用す
る場合のインピーダンス整合の為の終端抵抗を高精度に
構成し、高速演算を可能とする。 【構成】チップ主表面に散在させた入力信号用電極パッ
ド２，電源パッド４を有する半導体チップ１の外周部
に、電極パッド２，４に接続した第１及び第２の電極パ
ッド５，７を設け、この間に、インピーダンス整合性を
良くする値に調整されたチップ抵抗８を終端抵抗として
外付けする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高速演算回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】近年電子計算機の発達により、半導体集
積回路の高速演算回路に要求される演算速度の向上、高
集積化の要請が増大している。高速演算を実現するのに
半導体集積回路としてＥＣＬ回路又はＣＭＬ回路を使用
する場合、インピーダンス整合のため高精度の抵抗値を
有する終端抵抗を必要とする。
【０００３】従来この終端抵抗は、抵抗値のばらつきを
小さくする為に、半導体集積回路を実装する多層配線基
板もしくは、半導体チップを収容するチップキャリア等
のパッケージ内に設けていた。（例えば特公昭６３−０
０４７０９号公報参照）。なお半導体チップ内に５％以
下のばらつき範囲の５０Ω程度の終端抵抗を形成する事
は、抵抗のサイズを非常に大きくする必要があったり、
規格内抵抗の歩留が非常に低下する為、実用上製造する
事は非常に困難である。
【０００４】
【発明が解決しようとする課題】半導体集積回路を高密
度に実装するための多層配線基板においては、終端抵抗
を形成するのに必要な特別の領域を設けなければならな
いため、高密度化を阻害し性能を低下させるという問題
がある。また、チップキャリヤ内に抵抗体を設ける場
合、多数個の抵抗体を設ける事が出来ないため、半導体
集積回路の全ての入出力端子（入力又は出力端子のいず
れか全ての場合も）に対応して終端抵抗を設ける事は困
難である。
【０００５】更に多層基板の場合でも、チップキャリア
の場合でも、終端抵抗の取付け位置が半導体チップの入
出力端近傍に設けられないため、インピーダンス整合性
に限界を生じ、またノイズ等が増加し、高速演算に支障
を起たすという問題がある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、素子が形成された半導体チップの外周部に設けられ
入出力信号用電極パッドに配線導体により接続された第
１の外部電極パッドと、この第１の外部電極パッドに隣
接して設けられ電源用電極パッドに接続された第２の外
部電極パッドと、前記第１の外部電極パッドと前記第２
の外部電極パッドとの間に接続された外部接続端子付の
抵抗体とを含むものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ），（ｂ）は本発明の第１の実施例を示す
半導体集積回路の平面図及びＡ−Ａ線断面図である。
【０００８】図１（ａ），（ｂ）に示すように半導体集
積チップ１の主表面上には、入力信号用電極パッド２と
出力信号用電極パッド３及びＧＮＤ電源パッド４とが配
置されている。また半導体チップ１の外周部には、配線
導体１２により入力信号用電極パッド２と電気的に接続
された抵抗体接続用の第１の外部電極パッド５とＧＮＤ
電源パターン６に接続された抵抗体接続用の第２外部電
極パッド７とが隣接して配置してある。一方半導体チッ
プ１を使用して構成するシステムで必要とする入力イン
ピーダンスに整合する様に、抵抗値を調整されたチップ
抵抗８は、両端に電極端子１０を有し、第１及び第２の
外部電極パッド５，７との間にリード１１で接続されて
いる。
【０００９】以上の様に半導体集積回路を構成する事に
より、ＥＣＬ又はＣＭＬ回路で構成された半導体集積回
路の入力端に高精度の終端抵抗が配置された事になり、
高速演算に必要なインピーダンス整合を企る事が出来
る。なお抵抗体接続用第１の外部電極パッド５との接続
を入力信号用電極パッドの代わりに出力信号用電極パッ
ドに代えた場合でも同様である。
【００１０】図２（ａ），（ｂ）は本発明の第２の実施
例を示す半導体集積回路の平面図及びＢ−Ｂ線断面図で
ある。
【００１１】第１の実施例と同様の半導体チップ１Ａを
準備する。チップ１Ａの外周部の第１及び第２の外部電
極パッド５Ａ，７Ａに１：１に対応する様に配備したＴ
ＡＢリード１４を有するポリイミドテープ１３上におい
て、第１及び第２の外部電極パッド５Ａ，７Ａに対応す
るＴＡＢリード１４の間に薄膜抵抗１５を第１の実施例
と同様に所望の抵抗値に対し高精度に形成する。更に半
導体チップ１Ａの外周部の各外部電極パッド５Ａ，７Ａ
とポリイミドテープ１３上のＴＡＢリード１４の先端を
熱圧着で接続して、半導体集積回路を構成する。
【００１２】このように構成された第２の実施例におい
ては、抵抗体として薄膜抵抗１５を用いているため薄膜
抵抗の抵抗値を５％以内のばらつきで容易に形成できる
と共に、半導体集積回路をより小さくできるという利点
がある。
【００１３】次に第３の実施例を図３の断面図を用いて
説明する。第３の実施例は熱拡散板を用いる半導体集積
回路に本発明を適用した場合である。
【００１４】まず第１の実施例と同様の半導体チップ１
Ｂを準備する。更に熱抵抗の低いＡｌＮ板１７の外周部
は絶縁膜１８，抵抗体１９電極メタライズ層２０を形成
した熱拡散板を準備する。次にＡｌＮ板１７の抵抗体１
９が存在する面の中央部に、半導体チップ１Ｂの裏面を
Ａｕ−Ｓｉ１６でダイマウントする。更に抵抗体１９上
の電極メタライズ層２０と半導体チップ１Ｂ上の第１及
び第２の外部電極５Ｂ，７Ｂを金又はＡｌのワイヤ２１
でワイヤボンディングする。以上の様にして半導体集積
回路を構成する。
【００１５】このように構成された第３の実施例におい
ては、ＡｌＮ板１７の空いた領域に抵抗体１９を設ける
ことができるので、特に抵抗体による面積増加を考慮す
る必要はない。更に、表面平面化したＡｌＮ板を用いる
事により、チップ１の反りをダイマウント後で吸収出来
チップ１表面の平面度を改善出来、チップ主表面上の外
部電極の実装性が高められる。
【００１６】次に第４の実施例を図４の平面図を参照し
て説明する。
【００１７】半導体チップ１Ｃの主表面上に配された入
出力信号用電極パッド２２（２２ａ〜２２ｃ）と、チッ
プ外周部に配された抵抗体接続用の第１の外部電極パッ
ド５（５ａ〜５ｃ）との間の配線２３（２３ａ〜２３
ｃ）の抵抗が、設計パターン上同一になる様にした半導
体チップ１Ｃを準備する。この半導体チップ１Ｃと第１
〜第３の実施例で示した抵抗体を第１〜第３の実施例の
如くに接続して終端抵抗付半導体集積回路を構成する。
【００１８】この場合入出力信号用電極パッド２２ａ，
２２ｂ，２２ｃと、抵抗体接続用の第１の外部電極パッ
ド５ａ，５ｂ，５ｃを各々接続する配線２３ａ，２３
ｂ，２３ｃは同一の抵抗値になる様、配線長，配線幅が
設計されている。従ってこれら配線２３ａ〜２３ｃ各々
の抵抗値と終端抵抗の抵抗値の合計の値はよりばらつき
の少い（５％以内）値となるため、第１〜第３の実施例
のものに比べインピーダンス整合性がよく、歩留の高い
半導体集積回路が得られる。
【００１９】第１〜第３の実施例においては、外付け抵
抗の抵抗値を、チップ主表面上の入出力信号用電極パッ
ドと抵抗体接続用の外部電極パッド間の配線抵抗との合
計値で調整できるため、１ｎｓ以下のクロック周波数で
の高速演算で必要とされる５％以内でのインピーダンス
整合が容易になる。
【００２０】また第４の実施例においては、入出力信号
用電極パッドと抵抗体接続用の外周部電極パッド間の配
線抵抗ばらつきを５％以内にする事が容易である為、外
付け抵抗の値を一定にする事が出来る。
【００２１】
【発明の効果】以上説明したように本発明は、入出力信
号用電極パッドと、電源用電極パッドの間に抵抗値のば
らつきを高精度で抑えた外付け抵抗を具備する事によ
り、インピーダンス整合を高精度で合せる事が出来、Ｅ
ＣＬ又はＣＭＬ回路を使用した高速演算が可能な半導体
集積回路が得られるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面図及び断面図。
【図２】本発明の第２の実施例の平面図及び断面図。
【図３】本発明の第３の実施例の断面図。
【図４】本発明の第４の実施例の平面図。
【符号の説明】
１，１Ａ〜１Ｃ 半導体チップ ２ 入力信号用電極パッド ３ 出力信号用電極パッド ４ ＧＮＤ電源パッド ５，５Ａ，５Ｂ，５ａ〜５ｃ 第１の外部電極パッド ６ ＧＮＤ電源パターン ７，７Ａ 第２の外部電極パッド ８ チップ抵抗 ９ 層間絶縁膜 １０ 電極端子 １１ リード １２ 配線導体 １３ ポリイミドテープ １４ ＴＡＢリード １５ 薄膜抵抗 １６ Ａｕ−Ｓｉ １７ ＡｌＮ板 １８ 絶縁膜 １９ 抵抗体 ２０ 電極メタライズ層 ２１ ワイヤ ２２ 入出力信号用電極パッド ２３ 配線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 素子が形成された半導体チップの外周部
    に設けられ入出力信号用電極パッドに配線導体により接
    続された第１の外部電極パッドと、この第１の外部電極
    パッドに隣接して設けられ電源用電極パッドに接続され
    た第２の外部電極パッドと、前記第１の外部電極パッド
    と前記第２の外部電極パッドとの間に接続された外部接
    続端子付の抵抗体とを含むことを特徴とする半導体集積
    回路。
  2. 【請求項２】 抵抗体の抵抗値と入出力信号用電極パッ
    ドと第１の外部電極パッド間の配線導体の抵抗値の合計
    の値が規定の範囲内になるように抵抗体が選択されてい
    る請求項１記載の半導体集積回路。
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