JPH06131254A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH06131254A JPH06131254A JP28018392A JP28018392A JPH06131254A JP H06131254 A JPH06131254 A JP H06131254A JP 28018392 A JP28018392 A JP 28018392A JP 28018392 A JP28018392 A JP 28018392A JP H06131254 A JPH06131254 A JP H06131254A
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Abstract
(57)【要約】
【目的】 本発明はアドレス変換装置に関し、中央処理
装置のアドレスを拡張しても既存のアダプタのアドレス
を拡張することなくハードウェアの変更なしに使用で
き、安価にシステムの性能を向上できることを目的とす
る。 【構成】 アドレス変換テーブルは、複数のアダプタ夫
々に対応した上位アドレスを予め定義してある。中央処
理装置をアクセスするアダプタの識別番号に応じてアド
レス変換テーブルから得られる上位アドレスを、上記ア
ダプタが中央処理装置をアクセスするときのアドレスに
付加して拡張された上記中央処理装置のアドレスを得
る。
装置のアドレスを拡張しても既存のアダプタのアドレス
を拡張することなくハードウェアの変更なしに使用で
き、安価にシステムの性能を向上できることを目的とす
る。 【構成】 アドレス変換テーブルは、複数のアダプタ夫
々に対応した上位アドレスを予め定義してある。中央処
理装置をアクセスするアダプタの識別番号に応じてアド
レス変換テーブルから得られる上位アドレスを、上記ア
ダプタが中央処理装置をアクセスするときのアドレスに
付加して拡張された上記中央処理装置のアドレスを得
る。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換装置に関
し、アドレスビット数の異なるシステムバスを結合する
バス接続装置のアドレス変換装置に関する。
し、アドレスビット数の異なるシステムバスを結合する
バス接続装置のアドレス変換装置に関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）とアダプタを有
するコンピュータシステムでは、アダプタの配下に各種
のデバイスが接続されており、ＣＰＵはアダプタに対し
て命令を発行することによりこのアダプタに接続された
デバイスから情報を得、またデバイスに情報を与えてい
る。
するコンピュータシステムでは、アダプタの配下に各種
のデバイスが接続されており、ＣＰＵはアダプタに対し
て命令を発行することによりこのアダプタに接続された
デバイスから情報を得、またデバイスに情報を与えてい
る。
【０００３】
【発明が解決しようとする課題】このようなシステムで
システム性能を向上させるためにＣＰＵのアドレス拡張
を実施した場合には、当然アダプタをこれに対応したハ
ードウェアに変更しなければならない。
システム性能を向上させるためにＣＰＵのアドレス拡張
を実施した場合には、当然アダプタをこれに対応したハ
ードウェアに変更しなければならない。
【０００４】しかし、アダプタは配下に接続される各種
のデバイスを制御するのでＣＰＵに比して個数がかなり
多く、既存システムからＣＰＵのアドレス拡張を実施す
る際の影響が大きいという問題があった。
のデバイスを制御するのでＣＰＵに比して個数がかなり
多く、既存システムからＣＰＵのアドレス拡張を実施す
る際の影響が大きいという問題があった。
【０００５】本発明は上記の点に鑑みなされたもので、
中央処理装置のアドレスを拡張しても既存のアダプタの
アドレスを拡張することなくハードウェアの変更なしに
使用でき、安価にシステムの性能を向上できるアドレス
変換装置を提供することを目的とする。
中央処理装置のアドレスを拡張しても既存のアダプタの
アドレスを拡張することなくハードウェアの変更なしに
使用でき、安価にシステムの性能を向上できるアドレス
変換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のアドレス変換装
置は、アドレスを拡張した中央処理装置を接続した第１
のシステムバスと、アドレスが拡張されておらず配下に
デバイスの接続された複数のアダプタを接続した第２の
システムバスと、上記第１及び第２のシステムバスを接
続するバス接続装置とよりなるコンピュータシステムで
上記複数のアダプタが中央処理装置をアクセスするとき
のアドレスを拡張したアドレスに変換するバス接続装置
に設けられたアドレス変換装置であって、上記複数のア
ダプタ夫々に対応した上位アドレスを予め定義したアド
レス変換テーブルを有し、上記中央処理装置をアクセス
するアダプタの識別番号に応じてアドレス変換テーブル
から得られる上位アドレスを、上記アダプタが中央処理
装置をアクセスするときのアドレスに付加して拡張され
た上記中央処理装置のアドレスを得る。
置は、アドレスを拡張した中央処理装置を接続した第１
のシステムバスと、アドレスが拡張されておらず配下に
デバイスの接続された複数のアダプタを接続した第２の
システムバスと、上記第１及び第２のシステムバスを接
続するバス接続装置とよりなるコンピュータシステムで
上記複数のアダプタが中央処理装置をアクセスするとき
のアドレスを拡張したアドレスに変換するバス接続装置
に設けられたアドレス変換装置であって、上記複数のア
ダプタ夫々に対応した上位アドレスを予め定義したアド
レス変換テーブルを有し、上記中央処理装置をアクセス
するアダプタの識別番号に応じてアドレス変換テーブル
から得られる上位アドレスを、上記アダプタが中央処理
装置をアクセスするときのアドレスに付加して拡張され
た上記中央処理装置のアドレスを得る。
【０００７】また、上記第１のシステムバスには複数の
中央処理装置が接続され、アドレス変換テーブルには上
記複数の中央処理装置毎に上記複数のアダプタ夫々に対
応した上位アドレスを予め定義する。
中央処理装置が接続され、アドレス変換テーブルには上
記複数の中央処理装置毎に上記複数のアダプタ夫々に対
応した上位アドレスを予め定義する。
【０００８】また、上記第２のシステムバスにはアドレ
スが拡張されてないアダプタと共にアドレスが拡張され
たアダプタ（以下、「拡張アダプタ」という）が接続さ
れ、選択回路は上記拡張アダプタが中央処理装置をアク
セスするときは拡張アダプタが出力したアドレスを選択
し、上記アドレスが拡張されてないアダプタが中央処理
装置をアクセスするとき前記アドレス変換テーブルから
得られる上位アドレスをアダプタが出力したアドレスに
付加するように選択して前記第１のシステムバスに送出
する。
スが拡張されてないアダプタと共にアドレスが拡張され
たアダプタ（以下、「拡張アダプタ」という）が接続さ
れ、選択回路は上記拡張アダプタが中央処理装置をアク
セスするときは拡張アダプタが出力したアドレスを選択
し、上記アドレスが拡張されてないアダプタが中央処理
装置をアクセスするとき前記アドレス変換テーブルから
得られる上位アドレスをアダプタが出力したアドレスに
付加するように選択して前記第１のシステムバスに送出
する。
【０００９】
【作用】本発明においては、アドレスが拡張されてない
アダプタが中央処理装置をアクセスするとき、アクセス
したアダプタに対応した上位アドレスがアドレス変換テ
ーブルから得られ、この上位アドレスをアダプタの出力
するアドレスに付加して中央処理装置の拡張されたアド
レスを得ることができる。
アダプタが中央処理装置をアクセスするとき、アクセス
したアダプタに対応した上位アドレスがアドレス変換テ
ーブルから得られ、この上位アドレスをアダプタの出力
するアドレスに付加して中央処理装置の拡張されたアド
レスを得ることができる。
【００１０】また、第１のシステムバスに接続される中
央処理装置が複数の場合にはアドレス変換テーブルを中
央処理装置毎に複数のアダプタに対応した上位アドレス
を定義することにより特定の中央処理装置をアクセスす
ることができる。
央処理装置が複数の場合にはアドレス変換テーブルを中
央処理装置毎に複数のアダプタに対応した上位アドレス
を定義することにより特定の中央処理装置をアクセスす
ることができる。
【００１１】また選択回路を設けることにより、第２の
システムバスにアドレスが拡張されてないアダプタと拡
張アダプタとが接続されている場合に、双方のアダプタ
が中央処理装置をアクセスすることが可能となる。
システムバスにアドレスが拡張されてないアダプタと拡
張アダプタとが接続されている場合に、双方のアダプタ
が中央処理装置をアクセスすることが可能となる。
【００１２】
【実施例】図２は本発明装置を適用したコンピュータシ
ステムの一実施例のシステム構成図を示す。
ステムの一実施例のシステム構成図を示す。
【００１３】同図中、ＣＰＵ１０，１１夫々はマイクロ
プロセッサ及びメモリ及びバスコントローラ等から構成
されており、夫々のメモリに格納されたプログラムを実
行してシステムを制御するもので、システムバス１２に
接続されている。アダプタ２０1 〜２０n 夫々は夫々の
配下に接続された回線２１ａ，２１ｂの回線制御装置２
２、ハードディスク装置２３1 ，２３2 等を制御するも
ので、システムバス２４に接続されている。
プロセッサ及びメモリ及びバスコントローラ等から構成
されており、夫々のメモリに格納されたプログラムを実
行してシステムを制御するもので、システムバス１２に
接続されている。アダプタ２０1 〜２０n 夫々は夫々の
配下に接続された回線２１ａ，２１ｂの回線制御装置２
２、ハードディスク装置２３1 ，２３2 等を制御するも
ので、システムバス２４に接続されている。
【００１４】システムバス１２，２４夫々は３２ビット
のバスであり、これらの間はバス接続装置３０により相
互に接続されている。
のバスであり、これらの間はバス接続装置３０により相
互に接続されている。
【００１５】バス接続装置３０は各アダプタ２０1 〜２
０n からバス２４を通して入来するコマンドのアービト
レーション等を行なうバスコントローラ回路部と、デー
タのバッファリング等を行なうと共にアドレス変換テー
ブル等を格納するメモリと、アドレス変換部と、装置全
体の制御を行なう制御回路とから構成されている。
０n からバス２４を通して入来するコマンドのアービト
レーション等を行なうバスコントローラ回路部と、デー
タのバッファリング等を行なうと共にアドレス変換テー
ブル等を格納するメモリと、アドレス変換部と、装置全
体の制御を行なう制御回路とから構成されている。
【００１６】図３はアダプタ２０1 〜２０n 夫々がシス
テムバス２４に送出するコマンドのフォーマットであ
り、各アダプタがＣＰＵ１０又は１１の内蔵メモリをア
クセスするコマンドを例にとっている。同図中、ＳＩＤ
はコマンドの発行元のアダプタの識別子である。ＤＩＤ
はコマンドの送出先のＣＰＵの識別子である。ＯＰＤは
コマンドの種類を表わすオペレーションコードであり、
この場合ＯＰＤはデータ転送を表わしている。ＢＣは転
送するデータのバイト数を表わすバイトカウントであ
る。４バイトのＡＤＲＳはＣＰＵ上の転送開始アドレス
を表わす。
テムバス２４に送出するコマンドのフォーマットであ
り、各アダプタがＣＰＵ１０又は１１の内蔵メモリをア
クセスするコマンドを例にとっている。同図中、ＳＩＤ
はコマンドの発行元のアダプタの識別子である。ＤＩＤ
はコマンドの送出先のＣＰＵの識別子である。ＯＰＤは
コマンドの種類を表わすオペレーションコードであり、
この場合ＯＰＤはデータ転送を表わしている。ＢＣは転
送するデータのバイト数を表わすバイトカウントであ
る。４バイトのＡＤＲＳはＣＰＵ上の転送開始アドレス
を表わす。
【００１７】この例の場合、既存のアダプタ２０1 〜２
０n はアドレス拡張がなされてないので３２ビットアド
レスでＣＰＵ１０，１１をアクセスしようとすることを
意味している。一方、ＣＰＵ１０，１１上のアドレスは
アドレス拡張により６４ビットアドレスとされており、
上記アダプタ２０1 〜２０n の３２ビットアドレスでは
アクセスすることが不可能である。上記アダプタ２０1
〜２０n の３２ビットアドレスをＣＰＵ１０，１１の６
４ビットアドレスに変換するためバス接続装置３０内に
アドレス変換装置が設けられている。
０n はアドレス拡張がなされてないので３２ビットアド
レスでＣＰＵ１０，１１をアクセスしようとすることを
意味している。一方、ＣＰＵ１０，１１上のアドレスは
アドレス拡張により６４ビットアドレスとされており、
上記アダプタ２０1 〜２０n の３２ビットアドレスでは
アクセスすることが不可能である。上記アダプタ２０1
〜２０n の３２ビットアドレスをＣＰＵ１０，１１の６
４ビットアドレスに変換するためバス接続装置３０内に
アドレス変換装置が設けられている。
【００１８】アドレス変換装置は図４に示す如きアドレ
ス変換テーブルを有している。通常アダプタはシステム
バス２４に複数接続されているのでＳＩＤに対応してア
クセスするアドレス空間を指定し、またＣＰＵ１０，１
１の内部プログラムによって各アダプタがアクセスする
アドレス空間が異なるのでＤＩＤ毎にアクセスするアド
レス空間を指定することにより、上記ＤＩＤ及びＳＩＤ
に対応した４バイトの上位アドレスが定義されている。
このアドレス変換テーブルはＣＰＵ１０，１１夫々から
の命令によって書換え可能として、各アダプタ２０1 〜
２０n 夫々がアクセスする空間は動的に変更可能であ
る。
ス変換テーブルを有している。通常アダプタはシステム
バス２４に複数接続されているのでＳＩＤに対応してア
クセスするアドレス空間を指定し、またＣＰＵ１０，１
１の内部プログラムによって各アダプタがアクセスする
アドレス空間が異なるのでＤＩＤ毎にアクセスするアド
レス空間を指定することにより、上記ＤＩＤ及びＳＩＤ
に対応した４バイトの上位アドレスが定義されている。
このアドレス変換テーブルはＣＰＵ１０，１１夫々から
の命令によって書換え可能として、各アダプタ２０1 〜
２０n 夫々がアクセスする空間は動的に変更可能であ
る。
【００１９】図１は本発明のアドレス変換装置の第１実
施例の回路図を示す。
施例の回路図を示す。
【００２０】同図中、端子４０にはシステムバス２４を
通して図３に示すフォーマットのコマンドが４バイト単
位で入来し、ラッチ回路４１にラッチされる。ラッチ回
路４１にラッチされたコマンドはセレクタ４２に供給さ
れる。セレクタ４２は全８バイトのコマンドの最初の４
バイトをラッチ回路４３に供給してラッチさせると共
に、上記最初の４バイトのうちの２バイトつまりＳＩＤ
及びＤＩＤをデコーダ４４に供給し、また次にラッチ回
路４１から供給されるコマンドの残り４バイトつまりＡ
ＤＲＳをラッチ回路４７に供給してラッチさせる。
通して図３に示すフォーマットのコマンドが４バイト単
位で入来し、ラッチ回路４１にラッチされる。ラッチ回
路４１にラッチされたコマンドはセレクタ４２に供給さ
れる。セレクタ４２は全８バイトのコマンドの最初の４
バイトをラッチ回路４３に供給してラッチさせると共
に、上記最初の４バイトのうちの２バイトつまりＳＩＤ
及びＤＩＤをデコーダ４４に供給し、また次にラッチ回
路４１から供給されるコマンドの残り４バイトつまりＡ
ＤＲＳをラッチ回路４７に供給してラッチさせる。
【００２１】メモリ４５はアドレス変換テーブルを格納
するもので、図４のＳＩＤ及びＤＩＤの値に応じたアド
レスに４バイトの上位アドレスが格納されている。デコ
ーダ４４はセレクタ４２から供給されるＳＩＤ及びＤＩ
Ｄをデコードしてメモリ４５の読出しアドレスを発生
し、この読出しアドレスによってメモリ４５から読出さ
れた４バイトの上位アドレスはラッチ回路４６に格納さ
れる。
するもので、図４のＳＩＤ及びＤＩＤの値に応じたアド
レスに４バイトの上位アドレスが格納されている。デコ
ーダ４４はセレクタ４２から供給されるＳＩＤ及びＤＩ
Ｄをデコードしてメモリ４５の読出しアドレスを発生
し、この読出しアドレスによってメモリ４５から読出さ
れた４バイトの上位アドレスはラッチ回路４６に格納さ
れる。
【００２２】ラッチ回路４８は端子４９からシステムバ
ス１２に出力するためのものであり、まずラッチ回路４
３から供給されるコマンドの最初の４バイトをラッチし
て端子４９から出力し、次にラッチ回路４６から供給さ
れる４バイトの上位アドレスをラッチして端子４９から
出力し、この後にラッチ回路４７から供給されるコマン
ドの残り４バイトのＡＤＲＳをラッチして下位アドレス
として端子４９から出力する。
ス１２に出力するためのものであり、まずラッチ回路４
３から供給されるコマンドの最初の４バイトをラッチし
て端子４９から出力し、次にラッチ回路４６から供給さ
れる４バイトの上位アドレスをラッチして端子４９から
出力し、この後にラッチ回路４７から供給されるコマン
ドの残り４バイトのＡＤＲＳをラッチして下位アドレス
として端子４９から出力する。
【００２３】これによってＣＰＵ１０，１１夫々には８
バイトで転送開始アドレスを指示するコマンドが供給さ
れ、ＣＰＵ１０又は１１はこのコマンドに従って内蔵す
るメモリに記憶されているデータをコマンド発行元のア
ダプタに対して送出する。
バイトで転送開始アドレスを指示するコマンドが供給さ
れ、ＣＰＵ１０又は１１はこのコマンドに従って内蔵す
るメモリに記憶されているデータをコマンド発行元のア
ダプタに対して送出する。
【００２４】このように、アドレスが拡張されてないア
ダプタ２０1 〜２０n のいずれかがＣＰＵをアクセスす
るとき、アクセスしたアダプタに対応した上位アドレス
がアドレス変換テーブルから得られ、この上位アドレス
をアダプタの出力するアドレスに付加してＣＰＵの拡張
されたアドレスを得ることができる。
ダプタ２０1 〜２０n のいずれかがＣＰＵをアクセスす
るとき、アクセスしたアダプタに対応した上位アドレス
がアドレス変換テーブルから得られ、この上位アドレス
をアダプタの出力するアドレスに付加してＣＰＵの拡張
されたアドレスを得ることができる。
【００２５】また、アドレス変換テーブルをＣＰＵ毎に
複数のアダプタに対応した上位アドレスを定義すること
により特定のＣＰＵ１０又は１１をアクセスすることが
できる。
複数のアダプタに対応した上位アドレスを定義すること
により特定のＣＰＵ１０又は１１をアクセスすることが
できる。
【００２６】図５は本発明のアドレス変換装置の第２実
施例の回路図を示す。同図中、図１と同一部分には同一
符号を付加し、その説明を省略する。
施例の回路図を示す。同図中、図１と同一部分には同一
符号を付加し、その説明を省略する。
【００２７】この図５の回路はシステムバス２４にアド
レスが拡張されてないアダプタ２０ 1 〜２０n と共に、
ＣＰＵ１０，１１のアドレス拡張に応じてアドレス拡張
された拡張アダプタを接続する場合に用いられる。この
拡張アダプタがシステムバス２４に送出するコマンドの
フォーマットは図６に示す如く最初の４バイトがＳＩＤ
とＤＩＤとＯＰＤとＢＣであり、次の４バイトと更に次
の４バイトとの合計６４ビットのＡＤＲＳがアドレス拡
張されたＣＰＵ１０，１１夫々の転送開始アドレスであ
る。上記最初の４バイト中のＯＰＤはオプションコード
ビットの値が例えば“１”とされている。これに対し同
一のコマンドの種類を表わす図３のＯＰＤはオプション
コードビットの値が“０”とされている。
レスが拡張されてないアダプタ２０ 1 〜２０n と共に、
ＣＰＵ１０，１１のアドレス拡張に応じてアドレス拡張
された拡張アダプタを接続する場合に用いられる。この
拡張アダプタがシステムバス２４に送出するコマンドの
フォーマットは図６に示す如く最初の４バイトがＳＩＤ
とＤＩＤとＯＰＤとＢＣであり、次の４バイトと更に次
の４バイトとの合計６４ビットのＡＤＲＳがアドレス拡
張されたＣＰＵ１０，１１夫々の転送開始アドレスであ
る。上記最初の４バイト中のＯＰＤはオプションコード
ビットの値が例えば“１”とされている。これに対し同
一のコマンドの種類を表わす図３のＯＰＤはオプション
コードビットの値が“０”とされている。
【００２８】図５において、端子４０にはアダプタ２０
1 〜２０n 又は拡張アダプタより図３又は図６に示すフ
ォーマットのコマンドが４バイト単位で入来し、ラッチ
回路４１にラッチされる。ラッチ回路４１にラッチされ
たコマンドはセレクタ５２に供給される。セレクタ５２
はコマンドの最初の４バイトをラッチ回路４３に供給し
てラッチさせると共に、上記最初の４バイトのうちのＳ
ＩＤ及びＤＩＤをデコーダ４４に供給し、次にラッチ回
路４１から供給されるコマンドの４バイトをセレクタ５
３及び５４に供給し、更に次にラッチ回路４１から供給
されるコマンドの４バイトをセレクタ５４に供給する。
また、メモリ４５のアドレス変換テーブルから読出され
た４バイトの上位アドレスがセレクタ５３に供給され
る。
1 〜２０n 又は拡張アダプタより図３又は図６に示すフ
ォーマットのコマンドが４バイト単位で入来し、ラッチ
回路４１にラッチされる。ラッチ回路４１にラッチされ
たコマンドはセレクタ５２に供給される。セレクタ５２
はコマンドの最初の４バイトをラッチ回路４３に供給し
てラッチさせると共に、上記最初の４バイトのうちのＳ
ＩＤ及びＤＩＤをデコーダ４４に供給し、次にラッチ回
路４１から供給されるコマンドの４バイトをセレクタ５
３及び５４に供給し、更に次にラッチ回路４１から供給
されるコマンドの４バイトをセレクタ５４に供給する。
また、メモリ４５のアドレス変換テーブルから読出され
た４バイトの上位アドレスがセレクタ５３に供給され
る。
【００２９】また、ラッチ回路４３にラッチされたコマ
ンドの最初の４バイトのうちＯＰＤのオプションコード
ビットが選択制御信号としてセレクタ５３，５４夫々に
供給される。セレクタ５３は、上記オプションコードビ
ットが“０”でコマンドがアドレス拡張されていない場
合はメモリ４５から読出された４バイトの上位アドレス
を選択し、オプションコードビットが“１”でコマンド
がアドレス拡張されたものの場合はセレクタ５２よりの
４バイトのＡＤＲＳを選択してラッチ回路４６に供給す
る。またセレクタ５４は、オプションコードビットが
“０”でコマンドがアドレス拡張されてない場合はセレ
クタ５２から供給されるコマンドの次の４バイトを選択
し、オプションコードビットが“１”でコマンドがアド
レス拡張されている場合はセレクタ５２から供給される
更に次の４バイトを選択してラッチ回路４７に供給す
る。
ンドの最初の４バイトのうちＯＰＤのオプションコード
ビットが選択制御信号としてセレクタ５３，５４夫々に
供給される。セレクタ５３は、上記オプションコードビ
ットが“０”でコマンドがアドレス拡張されていない場
合はメモリ４５から読出された４バイトの上位アドレス
を選択し、オプションコードビットが“１”でコマンド
がアドレス拡張されたものの場合はセレクタ５２よりの
４バイトのＡＤＲＳを選択してラッチ回路４６に供給す
る。またセレクタ５４は、オプションコードビットが
“０”でコマンドがアドレス拡張されてない場合はセレ
クタ５２から供給されるコマンドの次の４バイトを選択
し、オプションコードビットが“１”でコマンドがアド
レス拡張されている場合はセレクタ５２から供給される
更に次の４バイトを選択してラッチ回路４７に供給す
る。
【００３０】ラッチ回路４８はまずラッチ回路４３から
供給されるコマンドの最初の４バイトをラッチして端子
４９から出力し、次にラッチ回路４６から供給される４
バイトのアドレスをラッチして端子４９から出力し、こ
の後にラッチ回路４７から供給される４バイトのアドレ
スをラッチして端子４９から出力する。このためアドレ
ス拡張されてないアダプタ２０1 〜２０n からの８バイ
トのコマンドは図１と同様にアドレス変換されて１２バ
イトのコマンドとされたＣＰＵ１０，１１に供給され、
これと共に拡張アダプタよりの１２バイトのコマンドは
アドレス変換されることなく、そのままＣＰＵ１０，１
１に供給される。
供給されるコマンドの最初の４バイトをラッチして端子
４９から出力し、次にラッチ回路４６から供給される４
バイトのアドレスをラッチして端子４９から出力し、こ
の後にラッチ回路４７から供給される４バイトのアドレ
スをラッチして端子４９から出力する。このためアドレ
ス拡張されてないアダプタ２０1 〜２０n からの８バイ
トのコマンドは図１と同様にアドレス変換されて１２バ
イトのコマンドとされたＣＰＵ１０，１１に供給され、
これと共に拡張アダプタよりの１２バイトのコマンドは
アドレス変換されることなく、そのままＣＰＵ１０，１
１に供給される。
【００３１】このようにセレクタ５３，５４を設けるこ
とにより、第２のシステムバス２４にアドレスが拡張さ
れてないアダプタ２０1 〜２０n と、拡張アダプタとが
接続されている場合に、双方のアダプタがＣＰＵをアク
セスすることが可能となる。
とにより、第２のシステムバス２４にアドレスが拡張さ
れてないアダプタ２０1 〜２０n と、拡張アダプタとが
接続されている場合に、双方のアダプタがＣＰＵをアク
セスすることが可能となる。
【００３２】
【発明の効果】上述の如く、アドレス変換装置によれ
ば、中央処理装置のアドレスを拡張しても既存のアダプ
タのアドレスを拡張することなくハードウェアの変更な
しに使用でき、安価にシステムの性能を向上でき、実用
上きわめて有用である。
ば、中央処理装置のアドレスを拡張しても既存のアダプ
タのアドレスを拡張することなくハードウェアの変更な
しに使用でき、安価にシステムの性能を向上でき、実用
上きわめて有用である。
【図１】本発明装置の一実施例の回路図である。
【図２】本発明装置を適用したコンピュータシステムの
システム構成図である。
システム構成図である。
【図３】アダプタのコマンドフォーマットを示す図であ
る。
る。
【図４】アドレス変換テーブルを示す図である。
【図５】本発明装置の第２実施例の回路図である。
【図６】拡張アダプタのコマンドフォーマットを示す図
である。
である。
１０，１１ ＣＰＵ １２，２４ システムバス ２０1 〜２０n アダプタ ２２ 回線制御装置 ２３ａ，２３ｂ ハードディスク装置 ３０ バス接続装置
Claims (4)
- 【請求項１】 アドレスを拡張した中央処理装置（１
０，１１）を接続した第１のシステムバス（１２）と、
アドレスが拡張されておらず配下にデバイスの接続され
た複数のアダプタ（２０1 〜２０n ）を接続した第２の
システムバス（２４）と、上記第１及び第２のシステム
バス（１２，２４）を接続するバス接続装置（３０）と
よりなるコンピュータシステムで上記複数のアダプタ
（２０1 〜２０n ）が中央処理装置（１０，１１）をア
クセスするときのアドレスを拡張したアドレスに変換す
るバス接続装置（３０）に設けられたアドレス変換装置
であって、 上記複数のアダプタ（２０1 〜２０n ）夫々に対応した
上位アドレスを予め定義したアドレス変換テーブル（４
５）を有し、 上記中央処理装置をアクセスするアダプタの識別番号に
応じてアドレス変換テーブル（４５）から得られる上位
アドレスを、上記アダプタ（２０1 〜２０n ）が中央処
理装置（１０，１１）をアクセスするときのアドレスに
付加して拡張された上記中央処理装置のアドレスを得る
ことを特徴とするアドレス変換装置。 - 【請求項２】 請求項１記載のアドレス変換装置におい
て、 上記第１のシステムバス（１２）には複数の中央処理装
置が接続され、 アドレス変換テーブル（４５）には上記複数の中央処理
装置（１０，１１）毎に上記複数のアダプタ（２０1 〜
２０n ）夫々に対応した上位アドレスを予め定義したこ
とを特徴とするアドレス変換装置。 - 【請求項３】 請求項１又は２記載のアドレス変換装置
において、 上記アドレス変換テーブル（４５）は中央処理装置によ
って書換え可能なことを特徴とするアドレス変換装置。 - 【請求項４】 請求項１又は２記載のアドレス変換装置
において、 上記第２のシステムバス（２４）にはアドレスが拡張さ
れてないアダプタ（２０1 〜２０n ）と共に拡張したア
ドレスに対応した拡張アダプタが接続され、 上記拡張アダプタが中央処理装置（１０，１１）をアク
セスするとき上記拡張アダプタの出力アドレスを選択
し、上記アドレスが拡張されてない従来アダプタ（２０
1 〜２０n ）が中央処理装置（１０，１１）をアクセス
するとき前記アドレス変換テーブル（４５）から上位ア
ドレスを得る選択回路（５３，５４）を設けることによ
って、拡張アダプタと従来アダプタの混在を可能にした
ことを特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28018392A JPH06131254A (ja) | 1992-10-19 | 1992-10-19 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28018392A JPH06131254A (ja) | 1992-10-19 | 1992-10-19 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131254A true JPH06131254A (ja) | 1994-05-13 |
Family
ID=17621457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28018392A Withdrawn JPH06131254A (ja) | 1992-10-19 | 1992-10-19 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131254A (ja) |
-
1992
- 1992-10-19 JP JP28018392A patent/JPH06131254A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |