JPH1185676A

JPH1185676A - バスサイジング装置

Info

Publication number: JPH1185676A
Application number: JP24583397A
Authority: JP
Inventors: Satoshi Kataoka; 智片岡
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】本発明は、ＣＰＵと周辺デバイスとのバスの
相違を調整するバスサイジング装置に関し、特に周辺デ
バイスへのアクセス時間を短縮し、データの授受やデー
タの読み出し処理等において短時間で処理を行うことが
できるバスサイジング装置を提供するものである。【解決手段】ＣＰＵ１から出力されるアドレスデータ
によって、例えばＲＯＭ５内のデータをアクセスする
際、ＣＰＵ１のバスサイズと周辺デバイスであるＲＯＭ
のバスサイズが異なり、このバスサイズを調整するた
め、メモリ制御部３及びＩ／Ｏ制御部４を設け、バスサ
イジング装置を構成する。すなわち、ＲＯＭ５をアクセ
スする際、最初のアドレスデータを直ちにＲＯＭ５に出
力し、その後、ＣＰＵ１から出力される制御信号ｂに含
まれるシステムコマンド（SYS-CMD ）ｆと、アドレスデ
ータの下位２ビットからローカルバスに出力するアドレ
スデータを、順次設定するものであり、最初のアドレス
データを直ちに出力するので、迅速なデータの読み出し
処理を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵと周辺装置
とのバスの相違を調整するバスサイジング装置に関す
る。

【０００２】

【従来の技術】今日、ＣＰＵの処理機能は向上し、６４
ビットＣＰＵも通常に使用されている。しかし、この様
な高速ＣＰＵを搭載するコンピュータであっても、ハー
ドディスクやフロッピードライブ等の周辺機器は１６ビ
ットや３２ビットの装置が使用されている。このため、
ＣＰＵに接続する際、バスの調整を行う必要がある。こ
のため、バスサイジング装置が使用されている。

【０００３】図８は、従来のバスサイジング装置のタイ
ムチャートを示す図である。同図において、例えばＲＯ
Ｍからデータを読み出す場合、先ずＣＰＵからリード要
求信号（LREQ）が出力され（LREQが立ち下がり）、アド
レスデータとシステムコマンド（SYS-CMD ）が出力され
る。例えば、アドレスデータは１６進数の「１０００」
であり、システムコマンド（SYS-CMD ）を「３」とする
と、ＣＰＵからの上述のアドレスデータとシステムコマ
ンド（SYS-CMD ）を受信したメモリ制御部はＩＯ制御部
にリード要求信号（ＬＲＥＱ）を出力し、ＩＯ制御部は
上記ＲＯＭに接続するローカルアドレスバスに対してア
ドレスデータ「１０００」、「１００２」、「１００
４」、「１００６」を順次出力する。その結果、ＲＯＭ
から、例えば“００ａｂ”、“００ｃｄ”、“００ｅ
ｆ”、“００ｇｈ”の各データを得る。そして、ラッチ
信号（LACK）に従って上記データをラッチし、メモリ制
御部を介してこれらのデータはＣＰＵへ送られる。

【０００４】ここで、チップセレクト信号（ＣＳ）は、
上述のＩＯ制御部がアドレスデータ及びシステムコマン
ド（SYS-CMD ）からＲＯＭのデータ読み出しアドレスを
選択した後出力される。尚、イネーブル信号（OE）は個
々のデータ読み出しの際出力される。

【０００５】

【発明が解決しようとする課題】ここで、従来のバスサ
イジング装置においては、上述のようにチップセレクト
信号（ＣＳ）は、メモリ制御部がアドレスデータ及びシ
ステムコマンド（SYS-CMD）の解析処理を行った後出力
され、このチップセレクト信号（ＣＳ）出力後、ローカ
ルアドレスバスに対するアドレスデータの出力が行われ
る。

【０００６】このため、ＲＯＭがアクセスされるまで時
間を要し、データの読み出し処理に長時間を要してい
た。このことは、ＲＯＭに限らず他の周辺デバイスにつ
いても同じことがいえ、ＣＰＵは周辺デバイスへのアク
セスに時間を要し、周辺デバイスとのデータの授受に長
時間を要していた。

【０００７】本発明は、上記課題に鑑みてなされたもの
であり、周辺デバイスへのアクセス時間を短縮し、デー
タの授受やデータの読み出し処理等において短時間で処
理を行うことができるバスサイジング装置を提供するも
のである。

【０００８】

【課題を解決するための手段】請求項１記載の発明は上
記課題を解決するため、周辺デバイスと処理装置間でバ
スの容量が異なるシステムにおいて、処理装置から出力
される最初のアドレスデータをそのまま前記周辺デバイ
スに出力する出力制御手段と、該出力制御手段から出力
するアドレスデータに従って前記周辺デバイスをアクセ
スし、前記周辺デバイスとの間でデータの授受を行うア
クセス手段とを有するバスサイジング装置を提供するこ
とで達成できる。

【０００９】周辺デバイスとしてはＲＯＭやマスクＲＯ
Ｍ等が対応し、処理装置である例えばＣＰＵと周辺デバ
イスとのデータ授受の際、バス容量が異なるとデータを
例えばＲＯＭから効率良く読み出すことができない。こ
のため、バスサイジング装置を使用し、データの読み出
し処理を行っている。本例は、更に処理装置から出力さ
れる最初のアドレスデータそのまま周辺デバイスに出力
し、アクセスする周辺デバイスの最初のアドレスを迅速
に周辺デバイスに供給しておくことによって、後に例え
ばデータ読み出し信号が入力した時、直ちに周辺デバイ
スからデータ出力を行うことができるものである。

【００１０】このように構成することにより、ＣＰＵ等
の処理装置と周辺デバイス間を高速でアクセスでき、高
速バスサイジング装置を提供することができる。請求項
２の記載は、上記請求項１記載の発明において、前記ア
ドレスデータをそのまま周辺デバイスに出力する場合
は、例えば前記出力制御手段に設けられた計数手段が零
の時である。

【００１１】ここで、上記出力制御手段に設けられる計
数手段は、例えばカウンタであり、当該カウンタは初期
時零であり、上記初期アドレスデータを基準として順次
アドレスを更新する際、上記カウンタもカウントアップ
し、予め設定された値にカウントアップした時、周辺デ
バイスのアクセスを終了する。

【００１２】したがって、このように構成することによ
り、周辺デバイスに対し複数回のアドレス指定をしつつ
データを読み出すとしても、最初のアドレス指定は早期
に行われ、全体として周辺デバイスのアクセスを短時間
で行い、例えばデータの授受を高速に行うことができ
る。

【００１３】請求項３の記載は、上記請求項１の記載に
おいて、前記周辺デバイスは例えばＲＯＭを使用する構
成である。尚、周辺デバイスとしてはＲＯＭに限らず、
マスクＲＯＭ等で構成してもよい。

【００１４】また、請求項４の記載は、上記請求項３記
載の発明において、前記出力制御手段は、前記ＲＯＭを
アクセスし、該ＲＯＭからデータを読み出す構成であ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施形態例につい
て図面を参照して詳細に説明する。図１は、本実施形態
のバスサイジング装置のシステム構成図である。同図に
おいて、ＣＰＵ１は本例で適用するシステムの中央処理
装置であり、メモリ２はＣＰＵ１の処理制御の際発生す
る各種データを記憶するメモリである。また、メモリ制
御部３は上記メモリ２との間でデータの授受を行うと共
に、入出力制御部（以下、Ｉ／Ｏ制御部という）４を介
して周辺デバイスであるＲＯＭ５、又はマスクＲＯＭ６
のメモリ制御を行う。

【００１６】ＣＰＵ１と上述のメモリ制御部３間は、６
４ビット構成のアドレス信号ａと制御信号ｂの授受が行
われる。すなわち、ＣＰＵ１とメモリ制御部３間は６４
ビットのバスで接続されている。また、上述の制御信号
ｂには後述するシステムコマンド（SYS-CMD）も含まれ
る。尚、ＣＰＵ１とメモリ制御部３には不図示の発振回
路からクロック信号（CLK1）が供給される。

【００１７】上述のメモリ２とメモリ制御部３間では、
メモリ制御部３からアドレス信号ｃがメモリ２に出力さ
れ、メモリ２とメモリ制御部３間でデータｄの授受が行
われる。また、メモリ制御部３からメモリ２に対し、制
御信号ｅも出力される。

【００１８】Ｉ／Ｏ制御部４は、周辺デバイスであるＲ
ＯＭ５及びマスクＲＯＭ６と、メモリ制御部３（ＣＰＵ
１）間におけるデータや制御信号の入出力制御を行う。
メモリ制御部３からＩ／Ｏ制御部４に対しては、システ
ムコマンド（SYS-CMD ）ｆ、リード要求信号（LREQ）
ｇ、リード／ライト信号ｈ、及びアドレスデータａが出
力される。ここで、システムコマンド（SYS-CMD ）ｆ
は、ＣＰＵ１から出力される前述の制御信号ｂに含まれ
る信号である。また、リード要求信号（LREQ）、及びリ
ード／ライト信号ｈも前述の制御信号ｂに含まれる信号
である。さらに、アドレスデータａは、前述のＣＰＵ１
から出力されるアドレスデータａである。

【００１９】一方、Ｉ／Ｏ制御部４からメモリ制御部３
に対しては、アクノリッジ信号ｉが出力され、またメモ
リ制御部３とＩ／Ｏ制御部４間でデータｊの授受が行わ
れる。尚、Ｉ／Ｏ制御部４にはクロック信号（CLK2）が
供給される。

【００２０】Ｉ／Ｏ制御部４とＲＯＭ５又はマスクＲＯ
Ｍ６間はローカルバスで接続され、１６ビットのアドレ
ス信号によってデータｄの授受が行われる。すなわち、
１６ビットのアドレス信号ａ’によってＲＯＭ５又はマ
スクＲＯＭ６のアドレスが指定され、データｄの授受が
行われる。また、Ｉ／Ｏ制御部４からＲＯＭ５に対して
チップセレクト信号（ＣＳ）ｋが出力され、またイネー
ブル信号（OE）ｍが出力される。以上の構成のバスサイ
ジング装置において、以下にその処理動作を説明する。

【００２１】図２は前述のアドレスデータａとシステム
コマンド（SYS-CMD ）ｆの関係を説明する図であり、本
例ではアドレスデータａとシステムコマンド（SYS-CMD
）ｆとの組み合わせによって選択したＲＯＭ５のエリ
アからデータを読み出す。図２に示す６３：４８、４
７：３２、３１：１６、１５：０は、６４ビットのデー
タを示し、６３：４８は６３〜４８ビット目を示し、４
７：３２は４７〜３２ビット目を示し、３１：１６は３
１〜１６ビット目を示し、１５：０は１５〜０ビット目
を示す。すなわち、６４ビットのエリアは４分割され、
１６ビット１ワードデータとして取り扱われ、１ワード
が２バイト構成である。

【００２２】また、同図に示す〇印はアドレスデータａ
とシステムコマンド（SYS-CMD ）ｆの組み合わせによっ
て選択される１ワードデータを示す。但し、具体的には
アドレスデータａの下位２ビットとシステムコマンド
（SYS-CMD ）の組み合わせによって選択される１ワード
データを示す。例えば、システムコマンド（SYS-CMD ）
が“０”の時、アドレスデータａの下位２ビットが１０
進数の“０”であれば、ＲＯＭ５の１５〜０ビット目の
アドレスが選択される。同様に、システムコマンド（SY
S-CMD ）が“０”の時、アドレスデータａの下位２ビッ
トが１０進数の“１”であれば、ＲＯＭ５の３１〜１６
ビット目のアドレスが選択され、アドレスデータａの下
位２ビットが１０進数の“２”であれば、ＲＯＭ５の４
７〜３２ビット目のアドレスが選択され、アドレスデー
タａの下位２ビットが１０進数の“３”であれば、ＲＯ
Ｍ５の６３〜４８ビット目のアドレスが選択される。

【００２３】また、システムコマンド（SYS-CMD ）が
“１”の時、アドレスデータａの下位２ビットが１０進
数の“０”であれば、ＲＯＭ５の３１〜０ビット目のア
ドレスが選択され、アドレスデータａの下位２ビットが
１０進数の“２”であれば、ＲＯＭ５の６３〜３２ビッ
ト目のアドレスが選択される。以下、同図に示す通りで
ある。

【００２４】以下、上述の状態の中で具体例を示しなが
ら説明する。＜図２に示す「Ａ」の場合＞この場合、システムコマン
ド（SYS-CMD ）ｆが「３」であり、アドレスデータａの
下位２ビットが「０」の場合である。

【００２５】図３はこの時のシーケンス図であり、図４
はそのタイムチャートである。ここで、シーケンサのス
テータスはＳ０〜Ｓ４の何れかの状態であり、図３に示
すシーケンス図に従って本例のバスサイジング装置を駆
動することによってＲＯＭ５からのデータ読み出し処理
を行う。

【００２６】先ず、シーケンサのステータスがＳ０の状
態で、本例のバスサイジング装置はチップセレクト信号
（ＣＳ）を出力する。すなわち、ＣＰＵ１からアドレス
信号ａが出力された時点で、このアドレス信号をデコー
ドし、アドレス信号であると判断すると、直ちにチップ
セレクト信号（ＣＳ）をアクティブにする。また、この
アドレスデータをそのままＲＯＭ５に出力する。すなわ
ち、図４に点線矢印ｎで示すように、Ｉ／Ｏ制御部４は
ＣＰＵ１から供給されたアドレスデータをそのままＲＯ
Ｍ５に出力し、チップセレクト信号（ＣＳ）をアクティ
ブにする。

【００２７】以上の処理はシーケンスステータスがＳ０
の状態で実行され、上述のようにＣＰＵ１からアドレス
データが出力されることによって実行される。次に、リ
ード要求信号（LREQ）がアクティブになると、シーケン
スのステータスはＳ１に進み、メモリ制御部３はＣＰＵ
１から出力されるシステムコマンド（SYS-CMD ）ｆを解
析し、システムコマンド（SYS-CMD ）ｆとカウンタの値
が一致するか否か判断する。本例では、システムコマン
ド（SYS-CMD ）ｆは、例えば「３」の値を入力する。し
たがって、前述のようにカウンタの値の初期値は「０」
であり、最初のシーケンサのステータスではシステムコ
マンド（SYS-CMD ）ｆとカウンタの値は異なる。また、
シーケンサのステータスがＳ１の状態で、ＯＥ信号がア
クティブになり、ＲＯＭ５からは上述のアドレス信号の
出力によって指定された領域のデータが読み出される。
すなわち、アドレス信号「１０００」のエリアから、例
えばデータ“００ａｂ”が読み出される。しかも、本例
の場合には最初にローカルバスを介してＲＯＭに対する
アドレス指定が早期に行われているため、ＲＯＭ５から
１ワードのデータを読み出す時間は極めて短時間であ
る。

【００２８】以上の処理の後、上述のようにシステムコ
マンド（SYS-CMD ）ｆとカウンタの値は異なるので、次
のクロック信号（CLK2）に同期してカウンタが「１」
にカウントアップし、アドレスも「１００２」に更新さ
れ、ステータスＳ２に移行する。この時、Ｉ／Ｏ制御部
４内では新たなアドレス「１００２」をローカルバスに
出力し、次のデータ読み出し処理の準備を行う。

【００２９】その後、クロック信号（CLK2）の出力タ
イミングでＯＥ信号をアクティブとし、ＲＯＭ５からア
ドレス「１００２」のエリアのデータを読み出す。ま
た、ステータスをＳ１に戻す。さらに、このステータス
Ｓ１においてカウンタ値「１」とシステムコマンド（SY
S-CMD ）ｆの値「３」を比較し、この場合にも両データ
は異なる。したがって、この状態から次のクロック信号
（CLK2）が出力されると再度ステータスＳ２に移行
し、上述の処理を繰り返す。

【００３０】その後、クロック信号（CLK2）→→
が順次出力され、この間ＲＯＭ５からアドレス信号「１
００４」、「１００６」に対応するデータが読み出され
ている。その後、クロック信号（CLK2）が出力される
と、カウンタの値が「３」となり、システムコマンド
（SYS-CMD ）ｆの設定値「３」と一致する。したがっ
て、次のクロック信号（CLK2）に同期して、ステータ
スＳ３に移行する。

【００３１】さらに、次のクロック信号（CLK2）の出
力に同期してにステータスＳ４に移行し、ラッチ信号を
出力し（ラッチ信号を０にし）、ＲＯＭ５から出力され
た６４ビットのデータをラッチする。尚、このようにし
てラッチされたデータは、Ｉ／Ｏ制御部４からメモリ制
御部３に出力され、更にＣＰＵ１に出力される。

【００３２】尚、クロック信号（CLK2）の出力後、リ
ード要求信号（LREQ）がハイレベル（「１」）になる
と、ステータスＳ０に戻る。＜図２に示す「Ｂ」の場合＞この場合、システムコマン
ド（SYS-CMD ）ｆが「０」であり、アドレスデータａの
下位２ビットも「０」の場合である。

【００３３】本例の場合も図３のシーケンス図を使用
し、図４のタイムチャートはその一部を使用する。本例
の場合、図２から分かるように初期アドレスデータが指
示する１６ビットの１ワードデータのみをＲＯＭ５から
出力する構成である。したがって、図４のタイムチャー
トにおいて、ステータスがＳ０→Ｓ１→Ｓ２→Ｓ１の
後、Ｓ３に移行する（尚、この経路を図４に一点鎖線で
示す）。具体的には、図５に示すタイムチャートに従っ
て処理する。以下、具体的に説明する。

【００３４】この場合にも、先ずシーケンサのステータ
スがＳ０の状態で、ＣＰＵ１からアドレス信号ａが出力
されると、このアドレス信号をデコードし、アドレス信
号であると判断すると、直ちにチップセレクト信号（Ｃ
Ｓ）をアクティブにする。また、このアドレスデータを
そのままＲＯＭ５に出力し、この時のアドレスデータ
「１０００」をＲＯＭ５に出力する。

【００３５】次に、リード要求信号（LREQ）がアクティ
ブになると、次のクロック信号（ＣＬＫ２）の立ち上が
りに同期して、シーケンスのステータスはＳ１に進み
（図５に示すのタイミング）、Ｉ／Ｏ制御部４はＣＰ
Ｕ１から出力されるシステムコマンド（SYS-CMD ）ｆを
解析し、システムコマンド（SYS-CMD ）ｆとカウンタの
値が一致するか否か判断する。本例では、システムコマ
ンド（SYS-CMD ）ｆは、上述のように「０」であり、最
初のシーケンサのステータスＳ１においてシステムコマ
ンド（SYS-CMD ）ｆとカウンタの値が一致する。また、
シーケンサのステータスがＳ１の状態で、ＯＥ信号がア
クティブになり、アドレス信号「１０００」のエリアか
ら、データ“００ａｂ”が読み出される。しかも、本例
の場合には最初にローカルバスを介してＲＯＭに対する
アドレス指定が早期に行われているため、ＲＯＭ５から
１ワードのデータを読み出す時間は極めて短時間であ
る。

【００３６】以上の処理の後、本例の場合、直ちにステ
ータスＳ３に移行し（図５に示すのタイミング）、カ
ウンタ値を零のままとし、ローカルアドレスも「１００
０」のままとする。さらに、クロック信号（CLK2）の出
力に同期してにステータスＳ４に移行し、ラッチ信号
を出力し（ラッチ信号を０にし）、ＲＯＭ５から出力さ
れたアドレス「１０００」のエリアの１６ビットのデー
タをラッチする。尚、このようにしてラッチしたデータ
は、前述と同様メモリ制御部３を介してＣＰＵ１に出力
される。

【００３７】以上のように処理することにより、１ワー
ド１６ビットのみのデータを読み出す時にも、最初のア
ドレス指定において迅速にＲＯＭ５に対するアドレス指
定を行うことができ、高速なデータ処理を行うことがで
きる。尚、この場合“＊＊＊＊＊＊＊＊＊＊＊＊００ａ
ｂ”のデータが出力される。

【００３８】また、システムコマンド（SYS-CMD ）が０
の場合、図２に示すようにアドレスデータの下位２ビッ
トが１であると（図２に示すＢ１のとき）、ＲＯＭ５の
３１〜１６ビット目のアドレスが選択される。この場合
にも最初のアドレス「１０００」ではデータを読み出さ
ないが、ＲＯＭ５に対するアクセスは早く行われるの
で、アドレス「１００２」からのデータの読み出し処理
は早期に行われ、全体としてＲＯＭ５に対するアクセス
時間が短縮する。

【００３９】また、図２の示すＢ２の場合、及びＢ３の
場合も同様であり、ＲＯＭ５の３２〜４７ビット目のア
ドレス、及びＲＯＭ５の４８〜６３ビット目のアドレス
をそれぞれ選択し、ＲＯＭ５に対するアクセス時間をト
ータル的に短縮する。＜図２に示す「Ｃ」の場合＞この場合には、システムコ
マンド（SYS-CMD ）ｆは「１」であり、アドレスデータ
ａの下位２ビットは「０」である。

【００４０】本例の説明でも、図３のシーケンス図を使
用し、図４のタイムチャートはその一部を使用する。本
例の場合、初期アドレスデータが指定する１６ビットの
１ワードデータは、アドレス「１０００」を初期位置と
する４バイト（３２ビット）のデータであり（アドレス
「１０００」を基準とした場合には１バイト目〜４バイ
ト目（０ビット目〜３１ビット目までのデータであ
り）、ＲＯＭ５からこの３２ビットのデータのみを読み
出すものである。したがって、図４のタイムチャートに
おいて、ステータスがＳ０→Ｓ１→Ｓ２→Ｓ１の後、Ｓ
３に移行する。（尚、この経路を図４に二点鎖線で示
す）。具体的には、図６に示すタイムチャートに従って
処理する。以下、具体的に説明する。

【００４１】先ず、シーケンサのステータスがＳ０の状
態で、ＣＰＵ１からアドレス信号ａが出力されると、直
ちにチップセレクト信号（ＣＳ）をアクティブにし、ま
た、このアドレスデータをそのままＲＯＭ５に出力し、
この時のアドレスデータ「１０００」をＲＯＭ５に出力
する。

【００４２】次に、リード要求信号（LREQ）がアクティ
ブになると、次のクロック信号（ＣＬＫ２）の立ち上が
りに同期して、シーケンスのステータスはＳ１に進み
（図６に示すのタイミング）、Ｉ／Ｏ制御部４はＣＰ
Ｕ１から出力されるシステムコマンド（SYS-CMD ）ｆを
解析し、システムコマンド（SYS-CMD ）ｆとカウンタの
値が一致するか否か判断する。本例の場合、システムコ
マンド（SYS-CMD ）ｆは、上述のように「１」であり、
最初のシーケンサのステータスＳ１においてシステムコ
マンド（SYS-CMD ）ｆとカウンタの値が一致しない。一
方、シーケンサのステータスがＳ１の状態で、ＯＥ信号
がアクティブになり、アドレス信号「１０００」のエリ
アから、データ“００ａｂ”が読み出される。しかも、
本例の場合には最初にローカルバスを介してＲＯＭに対
するアドレス指定が早期に行われているため、ＲＯＭ５
から１ワードのデータを読み出す時間は極めて単時間で
ある。

【００４３】次に、クロック信号（CLK2）に同期して
カウンタが「１」にカウントアップし、アドレスも「１
００２」に更新され、ステータスＳ２に移行する。この
時、Ｉ／Ｏ制御部４内では新たなアドレス「１００２」
をローカルバスに出力し、次のデータ読み出し処理の準
備を行う。その後、クロック信号（CLK2）の出力タイ
ミングでＯＥ信号をアクティブとし、ＲＯＭ５からアド
レス「１００２」のエリアのデータを読み出す。また、
ステータスをＳ１に戻す。

【００４４】ここで、このステータスＳ１においてカウ
ンタ値「１」とシステムコマンド（SYS-CMD ）ｆの値
「１」を比較する。この時、両データは一致するので、
以後処理をステータスＳ３に移行する（図６に示すの
タイミング）。したがって、以後前述と同様、クロック
信号（CLK2）の出力に同期してにステータスＳ４に移
行してラッチ信号を出力し、ＲＯＭ５から出力されたア
ドレス「１０００」、及び「１００２」のエリアの３２
ビットのデータをラッチする。

【００４５】以上のように処理することにより、２ワー
ド３２ビットのデータを読み出す時にも、最初のアドレ
ス指定において迅速にＲＯＭ５に対するアドレス指定を
行うことができ、高速なデータ処理を行うことができ
る。尚、この場合“＊＊＊＊＊＊＊＊００ｃｄ００ａ
ｂ”のデータが出力される。

【００４６】また、システムコマンド（SYS-CMD ）が１
の場合、図２に示すようにアドレスデータの下位２ビッ
トが２であると（図２に示すＣ２のとき）、ＲＯＭ５の
３２〜６３ビット目のアドレスが選択される。この場合
にも最初のアドレス「１０００」ではデータを読み出さ
ないが、ＲＯＭ５に対するアクセスは早く行われるの
で、アドレス「１００４」及び「１００６」からのデー
タの読み出し処理は早期に行われ、全体としてＲＯＭ５
に対するアクセス時間が短縮する。＜図２に示す「Ｄ」の場合＞この場合には、システムコ
マンド（SYS-CMD ）ｆは「２」であり、アドレスデータ
ａの下位２ビットは「０」である。

【００４７】本例の説明でも、図３のシーケンス図を使
用し、図４のタイムチャートはその一部を使用する。本
例の場合、アドレスデータが指定する４８ビットの３ワ
ードデータは、アドレス「１０００」を初期位置とする
６バイト（４８ビット）のデータであり、ＲＯＭ５から
この４８ビットのデータのみを読み出すものである。し
たがって、図４のタイムチャートにおいて、ステータス
がＳ０→Ｓ１→Ｓ２→Ｓ１→Ｓ２→Ｓ１の後、Ｓ３に移
行する。（尚、この経路を図４に点線で示す）。具体的
には、図７に示すタイムチャートに従って処理する。以
下、具体的に説明する。

【００４８】先ず、シーケンサのステータスがＳ０の状
態で、ＣＰＵ１からアドレス信号ａが出力され、直ちに
チップセレクト信号（ＣＳ）をアクティブにし、アドレ
スデータをそのままＲＯＭ５に出力し、この時のアドレ
スデータ「１０００」をＲＯＭ５に出力する。

【００４９】次に、リード要求信号（LREQ）がアクティ
ブになると、次のクロック信号（ＣＬＫ２）の立ち上が
りに同期して、シーケンスのステータスはＳ１に進み
（図７に示すのタイミング）、メモリ制御部３はＣＰ
Ｕ１から出力されるシステムコマンド（SYS-CMD ）ｆを
解析し、システムコマンド（SYS-CMD ）ｆとカウンタの
値が一致するか否か判断する。本例の場合、システムコ
マンド（SYS-CMD ）ｆは、上述のように「２」であり、
最初のシーケンサのステータスＳ１においてシステムコ
マンド（SYS-CMD ）ｆとカウンタの値が一致しない。し
たがって、以後システムコマンド（SYS-CMD ）ｆとカウ
ンタの値が一致するまで上述の処理を繰り返し、この
間、ＲＯＭ５からデータを順次読み出す（図７に示す
〜のタイミング）。

【００５０】その後、カウンタ値「２」とシステムコマ
ンド（SYS-CMD ）ｆの値「２」が一致するとステータス
Ｓ３に移行し（図７に示すのタイミング）、更にステ
ータスＳ４に移行してラッチ信号を出力し（図７に示す
のタイミング）、ＲＯＭ５から出力されたアドレス
「１０００」〜「１００４」のエリアの４８ビットのデ
ータをラッチする。

【００５１】以上のように処理することにより、３ワー
ド４８ビットのデータを読み出す時にも、最初のアドレ
ス指定において迅速にＲＯＭ５に対するアドレス指定を
行うことができ、高速なデータ処理を行うことができ
る。尚、この場合“＊＊＊＊００ｅｆ００ｃｄ００ａ
ｂ”のデータが出力される。

【００５２】また、システムコマンド（SYS-CMD ）が１
の場合、図２に示すようにアドレスデータの下位２ビッ
トが１であると（図２に示すＤ１のとき）、ＲＯＭ５の
１６〜６３ビット目のアドレスが選択される。この場合
にも最初のアドレスの読み出し処理は早期に行われ、ト
ータル的なＲＯＭ５のアクセス時間は短縮する。

【００５３】尚、本例の説明ではローカルバスを１６ビ
ット構成としたが、３２ビット構成としても良く、更に
他のビット構成としてもよい。また、クロック信号（CL
K ）については、ＣＰＵ１側にクロック信号（CLK1）を
使用し、ローカルバス側にのクロック信号（CLK2）を使
用したが、必ずしも別のクロック信号（CLK ）を使用し
なければならないわけではない。

【００５４】

【発明の効果】以上説明したように、本発明によれば周
辺デバイスをアクセスする際、高速に行うことができ、
処理速度の早い処理装置を実現できる。

【図面の簡単な説明】

【図１】本実施形態のバスサイジング装置のシステム構
成図である。

【図２】アドレスデータとシステムコマンド（SYS-CMD
）の関係を説明する図である。

【図３】本例のシーケンス図である。

【図４】例「Ａ」の場合のタイムチャートである。

【図５】例「Ｂ」の場合のタイムチャートである。

【図６】例「Ｃ」の場合のタイムチャートである。

【図７】例「Ｄ」の場合のタイムチャートである。

【図８】従来例のタイムチャートである。

【符号の説明】

１ＣＰＵ２メモリ３メモリ制御部４Ｉ／Ｏ制御部５ＲＯＭ６マスクＲＯＭａアドレス信号ｂ制御信号ｃアドレス信号ｄデータｅ制御信号ｆシステムコマンド（SYS-CMD ）ｇリード要求信号（LREQ）ｈリード／ライト信号ｉアクノリッジ信号ｊデータｋチップセレクト信号（ＣＳ）ｍＯＥ信号ｎ点線矢印

Claims

【特許請求の範囲】

【請求項１】周辺デバイスと処理装置間でバスの容量
が異なるシステムにおいて、処理装置から出力されるアドレスデータが特定のアドレ
スの時、該アドレスデータをそのまま前記周辺デバイス
に出力する出力制御手段と、該出力制御手段から出力するアドレスデータに従って前
記周辺デバイスをアクセスし、前記周辺デバイスとの間
でデータの授受を行うアクセス手段と、を有することを特徴とするバスサイジング装置。
【請求項２】前記アドレスデータをそのまま周辺デバ
イスに出力する場合は、前記出力制御手段に設けられた
計数手段が零の時であることを特徴とする請求項１記載
のバスサイジング装置。
【請求項３】前記周辺デバイスはＲＯＭであることを
特徴とする請求項１記載のバスサイジング装置。
【請求項４】前記出力制御手段は、前記ＲＯＭをアク
セスし、該ＲＯＭからデータを読み出すことを特徴とす
る請求項３記載のバスサイジング装置。