JPH06119095A - キー走査装置 - Google Patents
キー走査装置Info
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- JPH06119095A JPH06119095A JP4290824A JP29082492A JPH06119095A JP H06119095 A JPH06119095 A JP H06119095A JP 4290824 A JP4290824 A JP 4290824A JP 29082492 A JP29082492 A JP 29082492A JP H06119095 A JPH06119095 A JP H06119095A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】 ボタン式電話機等において、キーの押下があ
った場合にのみキー走査を行うことができ、キー走査信
号が電話機の他の回路に与える悪影響を最小限にするこ
とができるキー走査装置を提供することを目的とする。 【構成】 ＣＰＵ出力ポート１０には、定常状態におい
ては論理値１が、プッシュオンスイッチ１２ijの押下の
際にはキー走査信号が入力される。ＣＰＵ入力ポート１
１は、キー検出信号を出力する。プッシュオンスイッチ
１２ijは、押下により接点が閉じる。プッシュオンスイ
ッチ１２ijが押下され、かつ、ＣＰＵ出力ポート１０が
論理値１である場合、対応するＣＰＵ入力ポート１１に
論理値１が出力される。ＣＰＵ入力ポート１１は常にＣ
ＰＵ２０により監視され、このいずれかが論理値１とな
った場合押下が検出される。次いでキー走査信号がＣＰ
Ｕ出力ポート１０に送出され、同時にＣＰＵによりＣＰ
Ｕ入力ポート１１上の検出信号が読み出される。この検
出信号とキー走査信号のタイミングにより押下されたキ
ーが特定される。
った場合にのみキー走査を行うことができ、キー走査信
号が電話機の他の回路に与える悪影響を最小限にするこ
とができるキー走査装置を提供することを目的とする。 【構成】 ＣＰＵ出力ポート１０には、定常状態におい
ては論理値１が、プッシュオンスイッチ１２ijの押下の
際にはキー走査信号が入力される。ＣＰＵ入力ポート１
１は、キー検出信号を出力する。プッシュオンスイッチ
１２ijは、押下により接点が閉じる。プッシュオンスイ
ッチ１２ijが押下され、かつ、ＣＰＵ出力ポート１０が
論理値１である場合、対応するＣＰＵ入力ポート１１に
論理値１が出力される。ＣＰＵ入力ポート１１は常にＣ
ＰＵ２０により監視され、このいずれかが論理値１とな
った場合押下が検出される。次いでキー走査信号がＣＰ
Ｕ出力ポート１０に送出され、同時にＣＰＵによりＣＰ
Ｕ入力ポート１１上の検出信号が読み出される。この検
出信号とキー走査信号のタイミングにより押下されたキ
ーが特定される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばボタン式電話機
等において、押下されたキーを読み取るキー走査装置に
関する。
等において、押下されたキーを読み取るキー走査装置に
関する。
【０００２】
【従来の技術】ボタン式電話機において、押下されたキ
ーを読み取るキー走査装置は、従来、以下に述べるよう
に構成されていた。図１は、キー走査装置１の構成を示
す図である。キー走査装置１は、図１に示すように、Ｃ
ＰＵ出力ポート（ＯＵＴ）１０ａ〜１０ｄの４本の出力
と、抵抗Ｒ1 〜Ｒ4 によりプルダウンされたＣＰＵ入力
ポート（ＩＮ）１１ａ〜１１ｄを有するマトリクス回路
であり、その交点にプッシュオンスイッチ１２ij（ｉ，
ｊ＝１〜４）が配設されている。
ーを読み取るキー走査装置は、従来、以下に述べるよう
に構成されていた。図１は、キー走査装置１の構成を示
す図である。キー走査装置１は、図１に示すように、Ｃ
ＰＵ出力ポート（ＯＵＴ）１０ａ〜１０ｄの４本の出力
と、抵抗Ｒ1 〜Ｒ4 によりプルダウンされたＣＰＵ入力
ポート（ＩＮ）１１ａ〜１１ｄを有するマトリクス回路
であり、その交点にプッシュオンスイッチ１２ij（ｉ，
ｊ＝１〜４）が配設されている。
【０００３】ここで、ＣＰＵ出力ポート１０ａ〜１０ｄ
には、電話機の制御を行うＣＰＵ（図示せず）から走査
用信号が入力され、ＣＰＵ入力ポート１１ａ〜１１ｄか
らはキー検出信号が読み出される。なお、ＣＰＵ出力ポ
ート１０ａ〜１０ｄは定常状態においては論理値０とな
っている。プッシュオンスイッチ１２ijは、押下された
ときに接点を閉じる押ボタンスイッチである。プッシュ
オンスイッチ１２ijが押下され、かつ、ＣＰＵ出力ポー
ト１０ａ〜１０ｄが論理値１（ハイレベル＝５Ｖ）であ
る場合、対応するＣＰＵ入力ポート１１ａ〜１１ｄに論
理値１が出力される。プッシュオンスイッチ１２ijはそ
れぞれ、電話機のダイヤリングに使用される数字（０〜
９）およびその他の記号（＃，＊）等に対応している。
には、電話機の制御を行うＣＰＵ（図示せず）から走査
用信号が入力され、ＣＰＵ入力ポート１１ａ〜１１ｄか
らはキー検出信号が読み出される。なお、ＣＰＵ出力ポ
ート１０ａ〜１０ｄは定常状態においては論理値０とな
っている。プッシュオンスイッチ１２ijは、押下された
ときに接点を閉じる押ボタンスイッチである。プッシュ
オンスイッチ１２ijが押下され、かつ、ＣＰＵ出力ポー
ト１０ａ〜１０ｄが論理値１（ハイレベル＝５Ｖ）であ
る場合、対応するＣＰＵ入力ポート１１ａ〜１１ｄに論
理値１が出力される。プッシュオンスイッチ１２ijはそ
れぞれ、電話機のダイヤリングに使用される数字（０〜
９）およびその他の記号（＃，＊）等に対応している。
【０００４】一方、プッシュオンスイッチ１２ijが押下
されない場合、または、プッシュオンスイッチ１２ijが
押下された際にＣＰＵ出力ポート１０ａ〜１０ｄが論理
値０（ローレベル＝０Ｖ）である場合、対応するＣＰＵ
入力ポート１１ａ〜１１ｄに論理値０が出力されるよう
に構成されている。ＣＰＵは、ＣＰＵ入力ポート１１ａ
〜１１ｄの出力値とＣＰＵ出力ポート１０ａ〜１０ｄに
入力されるキー走査信号とのタイミングによりプッシュ
オンスイッチ１２ijの押下を検出する。
されない場合、または、プッシュオンスイッチ１２ijが
押下された際にＣＰＵ出力ポート１０ａ〜１０ｄが論理
値０（ローレベル＝０Ｖ）である場合、対応するＣＰＵ
入力ポート１１ａ〜１１ｄに論理値０が出力されるよう
に構成されている。ＣＰＵは、ＣＰＵ入力ポート１１ａ
〜１１ｄの出力値とＣＰＵ出力ポート１０ａ〜１０ｄに
入力されるキー走査信号とのタイミングによりプッシュ
オンスイッチ１２ijの押下を検出する。
【０００５】図５は、従来のキー走査装置におけるキー
走査装置１のＣＰＵ出力ポート１０ａ〜１０ｄ上の信号
のタイミングを示すタイムチャートである。図５に示す
ように、ＣＰＵ出力ポート１０ａ〜１０ｄ上から、ＣＰ
Ｕより発生された、間隔数十ｍ秒、幅数μ秒〜数十μ秒
の論理値１のキー走査信号パルスがキー走査装置１に順
次入力される。ＣＰＵは、キー走査パルスをＣＰＵ出力
ポート１０ａ〜１０ｄに送出するとともに、対応するＣ
ＰＵ入力ポート１１ａ〜１１ｄの出力値をキー検出信号
として読み出す。ここで、例えば、図中（ａ）に示すＣ
ＰＵ出力ポート１０ａに論理値１が入力されている期間
にＣＰＵ入力ポート１１ｂに論理値１が入力された場
合、ＣＰＵはプッシュオンスイッチ１２12の押下を検出
することができ、これに対応する数字または記号が指定
されたことを認識できる。このような関係は他のプッシ
ュオンスイッチ１２ijについても同様である。
走査装置１のＣＰＵ出力ポート１０ａ〜１０ｄ上の信号
のタイミングを示すタイムチャートである。図５に示す
ように、ＣＰＵ出力ポート１０ａ〜１０ｄ上から、ＣＰ
Ｕより発生された、間隔数十ｍ秒、幅数μ秒〜数十μ秒
の論理値１のキー走査信号パルスがキー走査装置１に順
次入力される。ＣＰＵは、キー走査パルスをＣＰＵ出力
ポート１０ａ〜１０ｄに送出するとともに、対応するＣ
ＰＵ入力ポート１１ａ〜１１ｄの出力値をキー検出信号
として読み出す。ここで、例えば、図中（ａ）に示すＣ
ＰＵ出力ポート１０ａに論理値１が入力されている期間
にＣＰＵ入力ポート１１ｂに論理値１が入力された場
合、ＣＰＵはプッシュオンスイッチ１２12の押下を検出
することができ、これに対応する数字または記号が指定
されたことを認識できる。このような関係は他のプッシ
ュオンスイッチ１２ijについても同様である。
【０００６】
【発明が解決しようとする課題】従来のキー走査装置
は、以上述べたように構成され、キーの押下を検出して
いたので、以下に述べるような問題点がある。ＣＰＵか
ら周期的にキー走査信号がキー走査装置に送出されてい
るので、キー走査信号が電話機の他の回路に悪影響をあ
たえる、例えば音声増幅回路等にノイズとして入力さ
れ、電話機の音声品質が低下するといった問題点があっ
た。また、電話機の回路がＣＭＯＳ素子により構成され
ている場合、動作周波数に比例して消費電力が大きくな
る。よって、キーの押下の有無にかかわらずキー走査信
号がＣＰＵから送出されると無駄な消費電力が生じると
いう問題点があった。この問題は、通常バッテリー動作
をし、外部から電源の供給を受けずに長時間動作する、
例えば移動電話機、あるいはコードレス電話機等におい
て重要な問題である。
は、以上述べたように構成され、キーの押下を検出して
いたので、以下に述べるような問題点がある。ＣＰＵか
ら周期的にキー走査信号がキー走査装置に送出されてい
るので、キー走査信号が電話機の他の回路に悪影響をあ
たえる、例えば音声増幅回路等にノイズとして入力さ
れ、電話機の音声品質が低下するといった問題点があっ
た。また、電話機の回路がＣＭＯＳ素子により構成され
ている場合、動作周波数に比例して消費電力が大きくな
る。よって、キーの押下の有無にかかわらずキー走査信
号がＣＰＵから送出されると無駄な消費電力が生じると
いう問題点があった。この問題は、通常バッテリー動作
をし、外部から電源の供給を受けずに長時間動作する、
例えば移動電話機、あるいはコードレス電話機等におい
て重要な問題である。
【０００７】本発明は、上述のような従来技術の問題点
に鑑みてなされたものであり、ボタン式電話機等におい
て、キーの押下があった場合にのみキー走査を行うこと
ができ、キー走査に使用されるキー走査信号が電話機の
他の回路に与える悪影響を最小限にすることができ、さ
らに、電話機の消費電力を少なくすることができるキー
走査装置を提供することを目的とする。
に鑑みてなされたものであり、ボタン式電話機等におい
て、キーの押下があった場合にのみキー走査を行うこと
ができ、キー走査に使用されるキー走査信号が電話機の
他の回路に与える悪影響を最小限にすることができ、さ
らに、電話機の消費電力を少なくすることができるキー
走査装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明のキー走査装置は、複数の走査信号入力線と複
数の検出信号出力線とで構成されるマトリクス回路と、
前記マトリクス回路の交点に、前記走査信号入力線の一
本と前記検出信号出力線の一本を接続／切断するように
配設され、押下された場合にその接点を閉じる複数のプ
ッシュオンスイッチと、前記検出信号線から出力される
検出信号に基づいて前記プッシュオンスイッチの押下を
検出し、これに基づいて走査信号を前記走査信号入力線
に出力し、これと同時に前記検出信号出力線を読み取
り、走査信号と前記検出信号出力に基づいて押下された
プッシュオンスイッチを特定する手段とを有する。
に本発明のキー走査装置は、複数の走査信号入力線と複
数の検出信号出力線とで構成されるマトリクス回路と、
前記マトリクス回路の交点に、前記走査信号入力線の一
本と前記検出信号出力線の一本を接続／切断するように
配設され、押下された場合にその接点を閉じる複数のプ
ッシュオンスイッチと、前記検出信号線から出力される
検出信号に基づいて前記プッシュオンスイッチの押下を
検出し、これに基づいて走査信号を前記走査信号入力線
に出力し、これと同時に前記検出信号出力線を読み取
り、走査信号と前記検出信号出力に基づいて押下された
プッシュオンスイッチを特定する手段とを有する。
【０００９】
【作用】キー走査装置のＣＰＵ出力ポートを定常状態に
おいて論理値１とし、キーの押下があった際にのみＣＰ
Ｕ入力ポートに論理値１が出力されるように構成し、キ
ーの押下をＣＰＵで検出する。ＣＰＵでキーの押下を検
出した場合にのみＣＰＵ出力ポートよりキー走査信号を
出力し、ＣＰＵ入力ポートを読み出すことにより押下さ
れたキーの特定を行う。また、無駄な電力消費を抑え
る。
おいて論理値１とし、キーの押下があった際にのみＣＰ
Ｕ入力ポートに論理値１が出力されるように構成し、キ
ーの押下をＣＰＵで検出する。ＣＰＵでキーの押下を検
出した場合にのみＣＰＵ出力ポートよりキー走査信号を
出力し、ＣＰＵ入力ポートを読み出すことにより押下さ
れたキーの特定を行う。また、無駄な電力消費を抑え
る。
【００１０】
【実施例】以下、本発明のキー走査装置の実施例を説明
する。図１は、キー走査装置１の構成を示す図である。
キー走査装置１はハードウェア的には従来技術で述べた
ものと同じである。図１において、ＣＰＵ出力ポート１
０ａ〜１０ｄは、ＣＰＵ２０に接続され、定常状態にお
いては論理値１が、プッシュオンスイッチ１２ijの押下
の際にはキー走査信号が入力されるポートである。ＣＰ
Ｕ入力ポート１１ａ〜ｄは、抵抗Ｒ1 〜Ｒ4 によりプル
ダウンされ、キー検出信号を出力するポートである。プ
ッシュオンスイッチ（キー）１２ij（ｉｊ＝１〜４）
は、電話機のダイヤリングに使用される数字（０〜９）
およびその他の記号（＃，＊）等に対応しており、押下
されることにより接点が閉じる押ボタンスイッチであ
る。ＣＰＵ出力ポート１０ａ〜１０ｄとＣＰＵ入力ポー
ト１１ａ〜１１ｄはマトリクス回路を構成し、この交点
にプッシュオンスイッチ１２ij（ｉ，ｊ＝１〜４）が配
設されている。
する。図１は、キー走査装置１の構成を示す図である。
キー走査装置１はハードウェア的には従来技術で述べた
ものと同じである。図１において、ＣＰＵ出力ポート１
０ａ〜１０ｄは、ＣＰＵ２０に接続され、定常状態にお
いては論理値１が、プッシュオンスイッチ１２ijの押下
の際にはキー走査信号が入力されるポートである。ＣＰ
Ｕ入力ポート１１ａ〜ｄは、抵抗Ｒ1 〜Ｒ4 によりプル
ダウンされ、キー検出信号を出力するポートである。プ
ッシュオンスイッチ（キー）１２ij（ｉｊ＝１〜４）
は、電話機のダイヤリングに使用される数字（０〜９）
およびその他の記号（＃，＊）等に対応しており、押下
されることにより接点が閉じる押ボタンスイッチであ
る。ＣＰＵ出力ポート１０ａ〜１０ｄとＣＰＵ入力ポー
ト１１ａ〜１１ｄはマトリクス回路を構成し、この交点
にプッシュオンスイッチ１２ij（ｉ，ｊ＝１〜４）が配
設されている。
【００１１】ここで、プッシュオンスイッチ１２ijが押
下され、かつ、ＣＰＵ出力ポート１０ａ〜１０ｄが論理
値１（ハイレベル＝５Ｖ）である場合、対応するＣＰＵ
入力ポート１１ａ〜１１ｄに論理値１が出力される。一
方、プッシュオンスイッチ１２ijが押下されない場合、
または、プッシュオンスイッチ１２ijが押下された際に
ＣＰＵ出力ポート１０ａ〜１０ｄが論理値０（ローレベ
ル＝０Ｖ）である場合、対応するＣＰＵ入力ポート１１
ａ〜１１ｄに論理値０が出力されるように構成されてい
る。ＣＰＵ入力ポート１１ａ〜１１ｄは常にＣＰＵ２０
の内部回路により監視され、ＣＰＵ入力ポート１１ａ〜
１１ｄのいずれかが論理値１になったことをもってキー
の押下が検出される。
下され、かつ、ＣＰＵ出力ポート１０ａ〜１０ｄが論理
値１（ハイレベル＝５Ｖ）である場合、対応するＣＰＵ
入力ポート１１ａ〜１１ｄに論理値１が出力される。一
方、プッシュオンスイッチ１２ijが押下されない場合、
または、プッシュオンスイッチ１２ijが押下された際に
ＣＰＵ出力ポート１０ａ〜１０ｄが論理値０（ローレベ
ル＝０Ｖ）である場合、対応するＣＰＵ入力ポート１１
ａ〜１１ｄに論理値０が出力されるように構成されてい
る。ＣＰＵ入力ポート１１ａ〜１１ｄは常にＣＰＵ２０
の内部回路により監視され、ＣＰＵ入力ポート１１ａ〜
１１ｄのいずれかが論理値１になったことをもってキー
の押下が検出される。
【００１２】図２は、キー走査装置１を使用した電話機
の例を示す図である。図２において、ＣＰＵ２０は、Ｃ
ＰＵ、例えばワンチップマイコンおよびその周辺回路か
ら構成され、電話機全体の制御を行う。通話回路２１
は、スピーチネットワーク等から構成され、側音を抑圧
し、電話回線から入力される受話信号をスピーカ２３か
ら送出し、また、マイク２２から入力される送話信号を
電話回線に送出する等の一般的な電話機に必要な動作を
行う。図２に示すような電話機において、キー走査装置
１はダイヤリング等のキー入力をＣＰＵ２０に伝える役
割を果たしている。
の例を示す図である。図２において、ＣＰＵ２０は、Ｃ
ＰＵ、例えばワンチップマイコンおよびその周辺回路か
ら構成され、電話機全体の制御を行う。通話回路２１
は、スピーチネットワーク等から構成され、側音を抑圧
し、電話回線から入力される受話信号をスピーカ２３か
ら送出し、また、マイク２２から入力される送話信号を
電話回線に送出する等の一般的な電話機に必要な動作を
行う。図２に示すような電話機において、キー走査装置
１はダイヤリング等のキー入力をＣＰＵ２０に伝える役
割を果たしている。
【００１３】図３は、本発明のキー走査装置におけるキ
ー走査装置１のＣＰＵ出力ポート１０ａ〜１０ｄ上の信
号のタイミングを示すタイムチャートである。以下、図
３を参照してキー走査装置１の動作を説明する。図３に
おいて、（ａ）に示される時点以前、定常状態において
はＣＰＵ出力ポート１０ａ〜１０ｄは論理値１、ＣＰＵ
入力ポート１１ａ〜１１ｄ（ＣＰＵ入力ポート１１ｂ以
外図示せず）は論理値０となっている。ここで図中
（ａ）〜（ｄ）に示される期間、例えばプッシュオンス
イッチ（キー）１２12が押下される。
ー走査装置１のＣＰＵ出力ポート１０ａ〜１０ｄ上の信
号のタイミングを示すタイムチャートである。以下、図
３を参照してキー走査装置１の動作を説明する。図３に
おいて、（ａ）に示される時点以前、定常状態において
はＣＰＵ出力ポート１０ａ〜１０ｄは論理値１、ＣＰＵ
入力ポート１１ａ〜１１ｄ（ＣＰＵ入力ポート１１ｂ以
外図示せず）は論理値０となっている。ここで図中
（ａ）〜（ｄ）に示される期間、例えばプッシュオンス
イッチ（キー）１２12が押下される。
【００１４】ＣＰＵ入力ポート１１ａ〜１１ｄは、常に
ＣＰＵ２０により監視されており、この内のいずれかが
論理値１になったことをもって、プッシュオンスイッチ
１２ijの対応する列のいずれかが押下されたことがＣＰ
Ｕ２０により検出される。プッシュオンスイッチ１２ij
のいずれかの押下を検出したＣＰＵ２０は、図中（ｂ）
〜（ｃ）に示される期間、幅（ｔ）のキー走査信号を順
次ＣＰＵ出力ポート１０ａ〜１０ｄ上に出力する。ここ
で、幅（ｔ）は、例えば従来技術で述べたものと同様に
数十μ秒である。
ＣＰＵ２０により監視されており、この内のいずれかが
論理値１になったことをもって、プッシュオンスイッチ
１２ijの対応する列のいずれかが押下されたことがＣＰ
Ｕ２０により検出される。プッシュオンスイッチ１２ij
のいずれかの押下を検出したＣＰＵ２０は、図中（ｂ）
〜（ｃ）に示される期間、幅（ｔ）のキー走査信号を順
次ＣＰＵ出力ポート１０ａ〜１０ｄ上に出力する。ここ
で、幅（ｔ）は、例えば従来技術で述べたものと同様に
数十μ秒である。
【００１５】上記の通り、プッシュオンスイッチ１２ij
が押下され、かつ、ＣＰＵ出力ポート１０ａ〜１０ｄが
論理値１（ハイレベル＝５Ｖ）である場合、対応するＣ
ＰＵ入力ポート１１ａ〜１１ｄに論理値１が出力され、
一方、プッシュオンスイッチ１２ijが押下されない場
合、または、プッシュオンスイッチ１２ijが押下された
際にＣＰＵ出力ポート１０ａ〜１０ｄが論理値０（ロー
レベル＝０Ｖ）である場合、対応するＣＰＵ入力ポート
１１ａ〜１１ｄに論理値０が出力されるように構成され
ているので、プッシュオンスイッチ１２12に対応するＣ
ＰＵ入力ポート１１ｂの出力は図中に示すように変化す
る。
が押下され、かつ、ＣＰＵ出力ポート１０ａ〜１０ｄが
論理値１（ハイレベル＝５Ｖ）である場合、対応するＣ
ＰＵ入力ポート１１ａ〜１１ｄに論理値１が出力され、
一方、プッシュオンスイッチ１２ijが押下されない場
合、または、プッシュオンスイッチ１２ijが押下された
際にＣＰＵ出力ポート１０ａ〜１０ｄが論理値０（ロー
レベル＝０Ｖ）である場合、対応するＣＰＵ入力ポート
１１ａ〜１１ｄに論理値０が出力されるように構成され
ているので、プッシュオンスイッチ１２12に対応するＣ
ＰＵ入力ポート１１ｂの出力は図中に示すように変化す
る。
【００１６】ここで、ＣＰＵ出力ポート１０ａに入力さ
れるキー走査信号が論理値１の際にのみＣＰＵ入力ポー
ト１１ｂの出力（キー検出信号）が論理値１となるの
で、プッシュオンスイッチ１２ijのうち、プッシュオン
スイッチ１２12が押下されたことがＣＰＵ２０により特
定され、これに対応した数字または記号が指定されたこ
とがＣＰＵ２０により認識される。ここでプッシュオン
スイッチ１２12について示したキー走査および特定は、
他のプッシュオンスイッチ１２ijについても同様であ
る。
れるキー走査信号が論理値１の際にのみＣＰＵ入力ポー
ト１１ｂの出力（キー検出信号）が論理値１となるの
で、プッシュオンスイッチ１２ijのうち、プッシュオン
スイッチ１２12が押下されたことがＣＰＵ２０により特
定され、これに対応した数字または記号が指定されたこ
とがＣＰＵ２０により認識される。ここでプッシュオン
スイッチ１２12について示したキー走査および特定は、
他のプッシュオンスイッチ１２ijについても同様であ
る。
【００１７】キー走査終了後、図中（ｃ）で示す時点以
降は、ＣＰＵ出力ポート１０ａ〜１０ｄは論理値１の定
常状態にもどる。また、プッシュオンスイッチ１２12は
図中（ｄ）に示される時点まで押下されているので、Ｃ
ＰＵ入力ポート１１ｂは、図中（ｃ）に示した時点で論
理値１に戻ってしまう。これについて何も手当てをしな
ければ再びキー走査信号が出力されるので、例えば押下
されたプッシュオンスイッチ１２ijの特定後、一定時
間、例えば数十ｍ秒間はキー走査信号を送出しないよう
に構成する。また、図中（ｂ）〜（ｃ）に示す期間内に
２つ以上のプッシュオンスイッチ１２ijの押下を検出し
た場合には、この期間のＣＰＵ入力ポート１１ａ〜１１
ｄのキー検出信号の読み取りを無効とするように構成す
る。
降は、ＣＰＵ出力ポート１０ａ〜１０ｄは論理値１の定
常状態にもどる。また、プッシュオンスイッチ１２12は
図中（ｄ）に示される時点まで押下されているので、Ｃ
ＰＵ入力ポート１１ｂは、図中（ｃ）に示した時点で論
理値１に戻ってしまう。これについて何も手当てをしな
ければ再びキー走査信号が出力されるので、例えば押下
されたプッシュオンスイッチ１２ijの特定後、一定時
間、例えば数十ｍ秒間はキー走査信号を送出しないよう
に構成する。また、図中（ｂ）〜（ｃ）に示す期間内に
２つ以上のプッシュオンスイッチ１２ijの押下を検出し
た場合には、この期間のＣＰＵ入力ポート１１ａ〜１１
ｄのキー検出信号の読み取りを無効とするように構成す
る。
【００１８】本実施例で述べたように本発明のキー走査
装置によれば、キーが押下された場合にのみキー走査信
号がキー走査装置１に出力されるため、電話機の他の回
路に与える影響を最小限にすることができ、また、無駄
な電力の消費を防ぐことが可能となる。また、ＣＰＵ入
力ポート１１ａ〜１１ｄの監視は、ＣＰＵ２０のタイマ
ーによる周期監視としても、あるいは割り込み処理とし
てもよい。なお、周期監視とした場合においても、従来
技術で述べたキー走査装置と異なり、ＣＰＵ入力ポート
１１ａ〜１１ｄはＣＰＵ内部回路で監視されるため、監
視を行わない場合に比べてノイズの発生が増加する、あ
るいは特に消費電力が増加するといった不具合は発生し
ない。
装置によれば、キーが押下された場合にのみキー走査信
号がキー走査装置１に出力されるため、電話機の他の回
路に与える影響を最小限にすることができ、また、無駄
な電力の消費を防ぐことが可能となる。また、ＣＰＵ入
力ポート１１ａ〜１１ｄの監視は、ＣＰＵ２０のタイマ
ーによる周期監視としても、あるいは割り込み処理とし
てもよい。なお、周期監視とした場合においても、従来
技術で述べたキー走査装置と異なり、ＣＰＵ入力ポート
１１ａ〜１１ｄはＣＰＵ内部回路で監視されるため、監
視を行わない場合に比べてノイズの発生が増加する、あ
るいは特に消費電力が増加するといった不具合は発生し
ない。
【００１９】図４は、以上に述べたＣＰＵ２０での処理
を示すフローチャートである。図４において、ステップ
００（Ｓ００）において、ＣＰＵ２０はＣＰＵ入力ポー
ト１１ａ〜１１ｄを監視（例えば周期監視）する。ステ
ップ０１（Ｓ０１）において、ＣＰＵ入力ポート１１ａ
〜１１ｄのいずれかが論理値１である場合Ｓ０２の処理
に進み、全て論理値０である場合Ｓ００の処理に進む。
を示すフローチャートである。図４において、ステップ
００（Ｓ００）において、ＣＰＵ２０はＣＰＵ入力ポー
ト１１ａ〜１１ｄを監視（例えば周期監視）する。ステ
ップ０１（Ｓ０１）において、ＣＰＵ入力ポート１１ａ
〜１１ｄのいずれかが論理値１である場合Ｓ０２の処理
に進み、全て論理値０である場合Ｓ００の処理に進む。
【００２０】ステップ０２（Ｓ０２）において、ＣＰＵ
出力ポート１０ａに走査信号を送出する。ステップ０３
（Ｓ０３）において、ＣＰＵ２０は、走査信号を送出し
たＣＰＵ出力ポート１０ａ〜１０ｄに対応したＣＰＵ入
力ポート１１ａ〜１１ｄの内の一つを読み出し、その論
理値を記憶する。
出力ポート１０ａに走査信号を送出する。ステップ０３
（Ｓ０３）において、ＣＰＵ２０は、走査信号を送出し
たＣＰＵ出力ポート１０ａ〜１０ｄに対応したＣＰＵ入
力ポート１１ａ〜１１ｄの内の一つを読み出し、その論
理値を記憶する。
【００２１】ステップ０４（Ｓ０４）において、走査信
号の送出完了を判断する。完了の場合Ｓ０６の処理に進
み、完了していない場合Ｓ０５の処理に進む。ステップ
０５（Ｓ０５）において、ＣＰＵ２０は次のＣＰＵ出力
ポート１０ａ〜１０ｄの一つに走査信号を送出する。
号の送出完了を判断する。完了の場合Ｓ０６の処理に進
み、完了していない場合Ｓ０５の処理に進む。ステップ
０５（Ｓ０５）において、ＣＰＵ２０は次のＣＰＵ出力
ポート１０ａ〜１０ｄの一つに走査信号を送出する。
【００２２】ステップ０６（Ｓ０６）において、Ｓ０３
の処理において複数のＣＰＵ入力ポート１１ａ〜１１ｄ
から論理値１が読み出されたか、否かを判断する。複数
のＣＰＵ入力ポート１１ａ〜１１ｄから論理値１が読み
出された（重複がある）場合Ｓ０７の処理を行い、重複
がない場合Ｓ０８の処理に進む。
の処理において複数のＣＰＵ入力ポート１１ａ〜１１ｄ
から論理値１が読み出されたか、否かを判断する。複数
のＣＰＵ入力ポート１１ａ〜１１ｄから論理値１が読み
出された（重複がある）場合Ｓ０７の処理を行い、重複
がない場合Ｓ０８の処理に進む。
【００２３】ステップ０７（Ｓ０７）において、ＣＰＵ
２０は読み出されたＣＰＵ入力ポート１１ａ〜１１ｄの
論理値を無効として廃棄する。ステップ０８（Ｓ０８）
において、ＣＰＵ２０は読み出されたＣＰＵ入力ポート
１１ａ〜１１ｄの論理値から押下されたプッシュオンス
イッチ１２ijを検出し、対応するキーを特定する。ま
た、一定期間（数十ｍ秒）の間走査信号の送出を禁止す
る。
２０は読み出されたＣＰＵ入力ポート１１ａ〜１１ｄの
論理値を無効として廃棄する。ステップ０８（Ｓ０８）
において、ＣＰＵ２０は読み出されたＣＰＵ入力ポート
１１ａ〜１１ｄの論理値から押下されたプッシュオンス
イッチ１２ijを検出し、対応するキーを特定する。ま
た、一定期間（数十ｍ秒）の間走査信号の送出を禁止す
る。
【００２４】本実施例では、本発明のキー走査装置を有
線電話機に適用した場合について述べたが、無線電話機
等、他の通信装置に適用することも可能である。また、
プッシュオンスイッチ１２ijの押下の検出をＣＰＵ２０
内部で行ったが、プッシュオンスイッチ１２ijの押下の
検出と特定を別々に行うため、ＣＰＵ入力ポート１１ａ
〜１１ｄを４入力ＯＲ回路に入力し、その出力をＣＰＵ
２０に入力するように構成し、前記ＯＲ回路の論理値が
１になったことをもってプッシュオンスイッチ１２ijの
押下を検出するように構成してもよい。以上述べた実施
例の他、本発明のキー走査装置は種々の構成をとること
ができる。以上述べた実施例は例示である。
線電話機に適用した場合について述べたが、無線電話機
等、他の通信装置に適用することも可能である。また、
プッシュオンスイッチ１２ijの押下の検出をＣＰＵ２０
内部で行ったが、プッシュオンスイッチ１２ijの押下の
検出と特定を別々に行うため、ＣＰＵ入力ポート１１ａ
〜１１ｄを４入力ＯＲ回路に入力し、その出力をＣＰＵ
２０に入力するように構成し、前記ＯＲ回路の論理値が
１になったことをもってプッシュオンスイッチ１２ijの
押下を検出するように構成してもよい。以上述べた実施
例の他、本発明のキー走査装置は種々の構成をとること
ができる。以上述べた実施例は例示である。
【００２５】
【発明の効果】以上述べたように本発明によれば、ボタ
ン式電話機等において、キーの押下があった場合にのみ
キー走査を行うことができ、キー走査に使用されるキー
走査信号が電話機の他の回路に与える悪影響を最小限に
することができ、さらに、電話機の消費電力を少なくす
ることができるキー走査装置を提供することができる。
ン式電話機等において、キーの押下があった場合にのみ
キー走査を行うことができ、キー走査に使用されるキー
走査信号が電話機の他の回路に与える悪影響を最小限に
することができ、さらに、電話機の消費電力を少なくす
ることができるキー走査装置を提供することができる。
【図１】キー走査装置の構成を示す図である。
【図２】図１に示したキー走査装置を使用した電話機の
例を示す図である。
例を示す図である。
【図３】本発明のキー走査装置におけるＣＰＵ出力ポー
ト上の信号のタイミングを示すタイムチャートである。
ト上の信号のタイミングを示すタイムチャートである。
【図４】本発明のキー走査装置におけるＣＰＵでの処理
を示すフローチャートである。
を示すフローチャートである。
【図５】従来のキー走査装置におけるＣＰＵ出力ポート
上の信号のタイミングを示すタイムチャートである。
上の信号のタイミングを示すタイムチャートである。
１・・・キー走査装置 １０・・・ＣＰＵ出力ポート １１・・・ＣＰＵ入力ポート １２・・・プッシュオンスイッチ ２０・・・ＣＰＵ ２１・・・通話回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｍ 1/00 Ａ 7117−5Ｋ
Claims (1)
- 【請求項１】複数の走査信号入力線と複数の検出信号出
力線とで構成されるマトリクス回路と、 前記マトリクス回路の交点に、前記走査信号入力線の一
本と前記検出信号出力線の一本を接続／切断するように
配設され、押下された場合にその接点を閉じる複数のプ
ッシュオンスイッチと、 前記検出信号線から出力される検出信号に基づいて前記
プッシュオンスイッチの押下を検出し、これに基づいて
走査信号を前記走査信号入力線に出力し、これと同時に
前記検出信号出力線を読み取り、走査信号と前記検出信
号出力に基づいて押下されたプッシュオンスイッチを特
定する手段とを有するキー走査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290824A JPH06119095A (ja) | 1992-10-05 | 1992-10-05 | キー走査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290824A JPH06119095A (ja) | 1992-10-05 | 1992-10-05 | キー走査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119095A true JPH06119095A (ja) | 1994-04-28 |
Family
ID=17760961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290824A Pending JPH06119095A (ja) | 1992-10-05 | 1992-10-05 | キー走査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017085529A (ja) * | 2015-10-30 | 2017-05-18 | 正仁 櫨田 | キ−ボ−ド用の入力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205217A (ja) * | 1990-11-30 | 1992-07-27 | Fujitsu Ten Ltd | キーマトリックス入力システム |
-
1992
- 1992-10-05 JP JP4290824A patent/JPH06119095A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205217A (ja) * | 1990-11-30 | 1992-07-27 | Fujitsu Ten Ltd | キーマトリックス入力システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017085529A (ja) * | 2015-10-30 | 2017-05-18 | 正仁 櫨田 | キ−ボ−ド用の入力回路 |
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