JPH059835B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもの
で、例えば、１チツプのマイクロコンピユータに
有効な技術に関するものである。

〔背景技術〕

１チツプのマイクロコンピユータ等では、その
アドレス信号及びデータ信号をシステムクロツク
に同期して外部バスに送出するものである。この
場合、例えば、外部装置は、上記システムクロツ
クの立ち下がりタイミングで送出されたアドレス
信号又はデータ信号を取り込むものである。した
がつて、上記システムクロツクに対してアドレス
信号及びデータ信号は、その取り込み（ホール
ド）に要する時間だけ遅らせる必要がある。

ところが、従来のマイクロコンピユータ等で
は、出力バツフア回路等の遅延時間を利用するも
のであつたため、出力バツフア回路を構成する素
子のプロセス上のバラツキ又は温度変化等の影響
を受けて上記取り込みに要する遅延時間が変化し
て極めて不安定なものとなるとう欠点のあること
が本願発明者の研究によつて明らかにされた。

〔発明の目的〕

この発明の目的は、タイミング信号に同期して
内部バス上の信号を外部バスに送出するにあた
り、確実なホールド時間を設定することのできる
出力機能を持つた半導体集積回路装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、タイミング信号に対して位相遅延
させたタイミングを形成して、これに同期させて
内部バス上の信号を外部端子から送出することに
よつて、外部装置の上記信号の取り込みに必要な
ホールド時間を確保するものである。

〔実施例〕

第１図には、この発明を１チツプのマイクロコ
ンピユータに適用した場合の一実施例のブロツク
図が示されている。同図において、破線で囲まれ
た部分の各回路ブロツクは、公知の半導体集積回
路の製造技術によつて、シリコンのような半導体
基板上において形成される。特に制限されない
が、上記各回路ブロツクは、CMOS回路により
構成される。

記号１で示されているのは、マイクロプロセツ
サCPUである。このマイクロプロセツサCPUは、
その主要構成ブロツクが代表として例示的に示さ
れいる。すなわち、マイクロプロセツサCPUは、
アキユムレータＡ、インデツクスレジスタＸ、コ
ンデイシヨンコードレジスタCC、スタツクポイ
ンタSP、プログラムカウンタPCH、PCL及び算
術論理演算ユニツトALU並びにCPUコントロー
ラCPUCONT等により構成される。このような
マイクロプロセツサCPUの構成は、周知である
のでその詳細な説明を省略する。

記号２ないし５で示されているのは、入力、出
力ポートであり、このうち記号２ないし４で示さ
れているのは、データ方向レジスタRAないし
RCが設けられており、入出力ポートとして用い
られる。

記号６で示されているのは、発振回路を構成す
るための増幅回路であり、特に制限されないが、
外付け水晶振動子等を接続することによつて発振
動作を行う。この発振出力は、分周回路７に入力
され、この分周回路７により上記マイクロプロセ
ツサCPUの動作に必要なシステムクロツク信号
を形成して送出する。

記号９で示されているのは、RAM（ランダ
ム・アクセス・メモリ）であり、主として一時デ
ータの記憶回路として用いられる。また、記号１
０で示されているのは、ROM（リード・オンリ
ー・メモリ）であり、各種情報処理のためのプロ
グラムが書込まれている。

記号５で示されているのは、アドレスバツフア
であり、外部装置へアドレス信号を送出する。

以上の各回路ブロツクは、マイクロプロセツサ
CPUを中心としてバスBUSにより相互に接続さ
れている。このバスBUSには、アドレスバスと
データバスとが含まれるものである。

また、外部に送出するタイミング信号Ｅは、シ
ステムクロツクであり、このマイクロコンピユー
タから送出されるデータ信号又はアドレス信号の
取り込みタイミング信号として外部装置において
利用される。

この実施例では、第２図に示すように、外部バ
ス（図示せず）に送出するアドレス信号及びデー
タ信号は、上記システムクロツクに対して位相が
遅らされて形成されたタイミング信号に同期して
出力される。

すなわち、システムクロツクＥは、遅延回路
DLによつて位相が遅らされたタイミング信号
E′に変換される。そして、代表として示されてい
る内部アドレスバス上のアドレス信号aiは、イン
バータIV１に入力される。このインバータIV１
の出力信号は、特に制限されないが、クロツクド
インバータIV２の入力に供給され、その出力が
出力バツフアOB１を通して外部端子Aiから外部
バス（図示せず）に送出される。

また、代表として示されている内部データバス
上のデータ信号diは、インバータIV３に入力さ
れる。このインバータIV３の出力信号は、特に
制限されないが、クロツクドインバータIV４の
入力に供給され、その出力が出力バツフアOB２
を通して外部端子Diから外部バス（図示せず）
に送出される。

この実施例では、上記クロツクドインバータ
IV２のクロツク端子に、上記タイミング信号
E′が供給され、上記クロツクドインバータIV４
のクロツク端子に、上記タイミング信号E′とシス
テムクロツクＥとを受けるオア（OR）ゲートＧ
１の出力信号が供給される。このようにすること
によつて、クロツクドインバータIV２は、上記
位相遅延されたタイミング信号E′に同期して内部
バス上の信号aiを出力バツフアOB１に供給し、
クロツクドインバータIV４は、タイミング信号
Ｅ，E′に同期して内部バス上の信号diを出力バツ
フアOB２に供給するとともに、信号のラツチを
行う。なお、出力バツフアOB２は、３状態出力
回路により構成され、制御信号OEは、その出力
イネーブル信号である。

この実施例回路の動作を第３図のタイミング図
に従つて説明する。

特に制限されないが、上記システムクロツクＥ
は、約4MHzの基準周波数信号φを1/4分周するこ
とによつて形成される。これによりシステムクロ
ツクＥは、約1MHzとされる。

そして、上記基準周波数信号φを利用して、上
記遅延信号E′は、遅延回路DLによつて基準周波
数信号φの1/2だけ位相が遅らされた信号とされ
る。特に制限されないが、このような遅延信号
E′は、上記基準周波数信号φを反転させた信号を
１／４分周することによつて簡単に形成することが
できる。

特に制限されないが、アドレス信号aiは、シス
テムクロツクＥの立ち下がりエツジに同期して内
部バス上に送出される。一方、データ信号diは、
システムクロツクＥの立ち上がりエツジに同期し
て内部バス上に送出される。そして、内部データ
バスは、システムクロツクＥのロウレベルの期
間、ハイインピーダンス状態にされる。このよう
にして内部バス上に送出されたアドレス信号aiと
データ信号diは、それぞれインバータIV１，IV
３を通してクロツクドインバータIV３，IV４の
入力に供給される。クロツクドインバータIV３
は、上記遅延されたタイミング信号E′のハイレベ
ルの期間に動作状態となるので、上記遅延時間だ
け遅れて内部バス上の信号を出力バツフアOB１
に供給する。この場合、タイミング信号E′がロウ
レベルの期間に、その入力の取り込みを行わない
ことによつて、その出力には以前の信号を保持さ
せるというラツチ動作を行うものである。また、
クロツクドインバータIV４は、システムクロツ
クＥ又はタイミング信号E′がハイレベルの期間、
動作状態となり、内部バス上の信号を出力バツフ
アOB２に供給する。この場合も、上述した場合
と同様に、タイミング信号E′及びシステムクロツ
クＥがロウレベルの期間においては、クロツクド
インバータIV４は、その入力の取り込みを行わ
ないため、その出力には以前の信号が保持され
る。

これにより、出力バツフアOB１，OB２を通
して出力されるアドレス信号Ai、データ信号Di
は、システムクロツクＥが立ち下がつてもそれ以
後上記遅延時間だけ確実に送出されていることに
なる。したがつて、図示しない外部装置は、上記
システムクロツクＥの立ち下がりエツジに同期し
て上記システムクロツクＥに対して遅延させられ
て送出されたアドレス信号Ai又はデータ信号Di
を取り込むものである。この場合、上記遅延時間
が設定されているので、少なくとも（信号の出力
経路における遅延時間を零としても）上記位相遅
れだけホールド時間Tahが確保されているので、
外部装置にあつては、確実な信号取り込みを行う
ことができる。

〔効果〕

(1) システムクロツクに対して位相遅延させたタ
イミング信号に同期して、アドレス信号又はデ
ータ信号を外部バスに送出することによつて、
ホールド時間を設けることができる。したがつ
て、素子のバラツキ又は温度変動の影響があつ
ても、それを補償することができるので、外部
装置の信号取り込みを確実するとこができると
いう効果が得られる。

(2) システムクロツクに対して位相遅延した信号
を、上記基準周波数信号に基づいて形成するこ
とによつて、素子バラツキ等に影響されない遅
延信号を形成することができるという効果が得
られる。

(3) 上記(2)により、ホールド時間の安定化を図る
ことができるという効果が得られる。

(4) 上記遅延信号は、システムクロツクのみに対
して位相遅延させるものでよいため、極めて簡
単な回路により実現できるという効果が得られ
る。

以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、システムクロツクＥに対して位相
遅れさせられたタイミング信号E′は、インバータ
回路等で構成された遅延回路を用いて形成するも
のであつてもよい。また、上記制御信号OEはの
代わりに遅延信号E′を利用して、出力バツフアを
制御するものであつてもよい。また、システムク
ロツクＥが送出されない場合でも、外部にアドレ
ス信号を送出するタイミング信号がシステムクロ
ツクＥの代わりになりうることも明らかである。
また、マイクロコンピユータのシステム構成は
種々の実施形態を採ることができるものである。

〔利用分野〕

以上の説明では主として本願発明者によつてな
された発明をその背景となつた技術分野である１
チツプのマイクロコンピユータを例にして説明し
たが、これに限定されるものではなく、クロツク
信号に同期して内部バス上の信号を外部に送出す
る半導体集積回路装置、例えば、マイクロプロセ
ツサ等のデイジタル半導体集積回路装置に広く利
用できるものである。

【図面の簡単な説明】

第１図は、この発明をマイクロコンピユータに
適用した場合の一実施例を示すブロツク図、第２
図は、そのアドレス信号とデータ信号を出力する
回路の一実施例を示す回路図、第３図は、その動
作を説明するためのタイミング図である。 １……マイクロプロセツサCPU、２〜４……
ポート、５……アドレスバツフア、６……反転増
幅回路、７……分周回路、９……RAM、１０…
…ROM、IV１，IV３……インバータ、IV２，
IV４……クロツクドインバータ、OB１，OB２
……出力バツフア、OR……オアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 内部バス上の信号を所定のタイミングに同期
   して出力する機能を持つ半導体集積回路装置にお
   いて、上記内部バス上の信号を受け、上記タイミ
   ングに対して位相を遅らせた信号に同期させて外
   部端子から送出する出力バツフア回路を含むこと
   を特徴とする半導体集積回路装置。 ２ 上記タイミング信号は、基準周波数信号を分
   周して形成されるものであり、上記位相を遅らせ
   た信号は、上記基準周波数信号から形成されるも
   のであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３ 上記半導体集積回路装置は、マイクロプロセ
   ツサを含み、上記タイミング信号は、システムク
   ロツクであることを特徴とする特許請求の範囲第
   １又は第２項記載の半導体集積回路装置。