JPH0593110U - 非可逆回路素子 - Google Patents

Abstract

(57)【要約】 【目的】 部品の小型化，及び低価格化を図りながら、
Ｑを向上して挿入損失を小さくできる非可逆回路素子を
提供する。 【構成】 複数の中心導体７を電気的絶縁状態で交差さ
せ、該交差部分にフェライト５を配設するとともに、上
記各中心導体７の一端部７ａをアース電極１５に、他端
部７ｂを整合回路素子にそれぞれ接続して非可逆回路素
子１を構成する場合に、上記整合回路素子としてチップ
コンデンサ２２を採用し、かつ該チップコンデンサ２２
を２個以上並列に接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、非可逆回路素子、例えばアイソレータ，サーキュレータに関し、特 に部品の小型化，及び低価格化を図りながら、非可逆回路素子を構成する回路素 子のＱ（Quality Factor) を向上して挿入損失を小さくできるようにした構造に 関する。

【０００２】 一般に、携帯電話，自動車電話等の移動通信機器の送信回路部にはアイソレー タ，サーキュレータが採用されている。このアイソレータは、図９の等価回路に 示すように、フェライト３０に互いに120 度の角度をなすよう３本の中心導体３ １をそれぞれ電気的絶縁状態に交差させて配設し、この各中心導体３１の他端を アースに接続し、上記各中心導体３１の一端に整合用容量Ｃ１〜Ｃ３を接続する とともに、何れか１つのポートに無反射終端抵抗Ｒを接続し、上記フェライト３ ０の軸方向にバイアス用直流磁界Ｈ_exを印加するように構成されている。このア イソレータは、入力端子３２からの信号を出力端子３３へ伝送し、該出力端子３ ３からの反射波を終端抵抗Ｒで吸収して入力端子３２への伝送を阻止する機能を 有している。

【０００３】 上記アイソレータとして、従来、図７に示す構造のものがある。このアイソレ ータ４０は、磁性体製金属からなる下部ヨーク４１上にアース板４２，誘電体基 板４３を配設するとともに、３本の中心導体４４にフェライト４５を配設してな るフェライト素子４６を配設し、上記下部ヨーク４１に上部ヨーク４７を挿着し て磁気閉回路を構成するとともに、この上部ヨーク４７の内面に永久磁石４８を 貼着し、該磁石４８により上記フェライト素子４６に直流磁界を印加するよう構 成されている。このようなアイソレータ４０において整合容量を得る場合、従来 、上記誘電体基板４３の上面に印刷，エッチング等により３つのコンデンサ電極 ５０〜５２をパターン形成するとともに、下面全面にアース電極５３を形成し、 該基板４３を挟んで対向する各電極５０〜５２，５３間で容量をとるようにして いる。そして上記２つのコンデンサ電極５０，５１に入出力端子５４を接続し、 １つのコンデンサ電極５２に厚膜印刷により抵抗膜５５を形成する。また、上記 各コンデンサ電極５０〜５２だけで目標とする整合容量が得られない場合は、図 ８に示すように、各コンデンサ電極５０〜５２にチップコンデンサ６０〜６２の 一方の電極を接続し、他方の電極をアース電極５３に並列接続して不足分を補う ようにしている。

【０００４】

【考案が解決しようとする課題】

しかしながら、上記従来のアイソレータにおいて、整合容量をコンデンサ電極 だけで得る場合、この電極面積が大きくなることから、それだけ誘電体基板が大 型化し、部品の小型化に対応できないという問題がある。また誘電体基板はこれ の材料コストが高く、しかも誘電体基板に形成する各コンデンサ電極は静電容量 の誤差が比較的大きくなり易いことから、電極を削り取る等の手間のかかる微調 整が必要となり、この点からも製造コストが上昇するという問題がある。また、 上記従来のコンデンサ電極とチップコンデンサとを併用する場合は、コンデンサ 電極だけで整合容量をとる場合に比べて誘電体基板の大型化は回避できるものの 、それほど小型化のメリットは得られず、しかもコンデンサ電極の微調整にかか る手間は同様であり、さらに上記チップコンデンサを追加する分コストが上昇す るという問題が生じる。

【０００５】 ここで、上記問題点を解消するには、チップコンデンサのみ用いて整合容量を 得ることが考えられる。このようにすると価格の高い誘電体基板を不要にでき、 しかもコンデンサ電極も不要にできることから、手間のかかる微調整を省略でき 、製造コストを低減できるとともに、小型化に対応できる。しかしながら、チッ プコンデンサを整合回路に用いるには、該コンデンサのＱ値が不充分であること から挿入損失が大きくなり、このままでは採用できない。

【０００６】 本考案は上記従来の状況に鑑みてなされたもので、部品の小型化及び低コスト 化を図りながら、必要なＱ値を確保でき、ひいてはチップコンデンサの使用を可 能にできる非可逆回路素子を提供することを目的としている。

【０００７】

【課題を解決するための手段】

そこで本考案は、複数の中心導体を電気的絶縁状態で交差させ、該交差部分に フェライトを配設するとともに、上記各中心導体の一端部をアースに、他端部を 整合回路素子にそれぞれ接続してなる非可逆回路素子において、上記整合回路素 子として、チップコンデンサを採用し、かつ該チップコンデンサを２個以上並列 に接続したことを特徴としている。

【０００８】

【作用】

本考案に係る非可逆回路素子によれば、２個以上のチップコンデンサを１組と し、これを各中心導体に並列接続したので、１個だけでは不充分であったＱを全 体として大きくすることができ、それだけ挿入損失を低減できる。その結果、従 来のコンデンサ電極による誘電体基板を不要にできることから、材料コストを低 減できるとともに、手間のかかる微調整作業を省略でき、かつ部品の小型化に対 応できる。

【０００９】

【実施例】

以下、本考案の実施例を図について説明する。 図１ないし図３は本考案の一実施例による非可逆回路素子を説明するこめの図 である。本実施例では、集中定数型のアイソレータに適用した場合を例にとって 説明する。 図において、１は集中定数型のアイソレータであり、これは磁性体金属からな る下部ヨーク２ａ内にフェライト素子３を配設し、この下部ヨーク２ａに同じく 磁性体金属からなる上部ヨーク２ｂを挿着して磁気閉回路を構成するとともに、 上記上部ヨーク２ｂの内面に永久磁石４を貼着し、該永久磁石４により上記フェ ライト素子３に直流磁界を印加するように構成されている。このフェライト素子 ３は、円板状のフェライト５の上面に絶縁シート６（図２参照）を介して３本の 中心導体７を120 度の角度をなして交差状に配置して構成されている。

【００１０】 また、上記下部ヨーク２ａの底面上には樹脂ブロック８が配設されており、こ の樹脂ブロック８の中央部には上記フェライト５が挿入される穴８ａが凹設され ている。また上記樹脂ブロック８の左, 右側面の一端部には入出力端子１０が、 他端部にはアース端子１１がそれぞれ形成されており、この各端子１０，１１は 上記下部ヨーク２ａに形成された開口９から外方に露出している。上記各端子１ ０，１１はこれに対応した金属部材を上記樹脂ブロック８にインサート形成して 製造されたものである。

【００１１】 上記樹脂ブロック８の上面には電極基板１４が配設されており、これの中央部 に形成された凹部１４ａ内には上記フェライト５が挿入されている。この電極基 板１４は樹脂板の表面に後述する電極をパターン形成してなるもので、該電極基 板１４の凹部１４ａの周縁部には所定間隔をあけて３つのアース電極１５が形成 されており、各アース電極１５はスルーホール１６を介して下部ヨーク２ａに接 続されている。

【００１２】 また上記電極基板１４の外周部の各アース電極１５に対応する部分には所定間 隔をあけて第１〜第３ポート電極１７ａ〜１７ｃが形成されている。さらに上記 電極基板１４の第３ポート電極１７ｃに対応する両縁部には該電極１７ｃとの間 にギャップを設けてアース電極１９ａ，１９ｂが形成されており、この各アース 電極１９ａ，１９ｂは上記アース端子１１に接続されている。さらにまた上記電 極基板１４の第１，第２ポート電極１７ａ，１７ｂに対応する一側縁の両端部に は該電極１７ａ，１７ｂとの間にギャップを設けてアース電極２０ａ，２０ｂが 形成されており、この各アース電極２０ａ，２０ｂは下部ヨーク２ａに接続され ている。上記第１，第２ポート電極１７ａ，１７ｂはスルーホール１８を介して 上記入出力端子１０に接続されている。

【００１３】 上記電極基板１４の各アース電極１５には上記各中心導体７の一端部７ａが接 続されており、この各中心導体７の他端部７ｂは上記第１〜第３ポート電極１７ ａ〜１７ｃに接続されている。

【００１４】 そして、上記電極基板１４上には本実施例の特徴をなす整合回路素子としての チップコンデンサ２２が配設されている。このチップコンデンサ２２は複数の内 部電極を埋設してなる積層型のもので、２個のコンデンサ２２を１組みとして各 ポート電極１７ａ〜１７ｃに並列に接続されている。この各チップコンデンサ２ ２の一方の電極は上記第１，第２ポート電極１７ａ，１７ｂに接続されており、 他方の電極はアース電極２０ａ，２０ｂに接続されている。また、残りの１組の 各チップコンデンサ２２の一方の電極は上記第３ポート電極１７ｃの一端部に接 続されており、他方の電極はアース電極１９ｂに接続されている。さらに上記第 ３ポート電極１７ｃの他端部には無反射終端チップ抵抗２３の一方の電極が接続 されており、他方の電極はアース電極１９ａに接続されている。

【００１５】 次に本実施例の作用効果について説明する。 本実施例のアイソレータ１によれば、一対のチップコンデンサ２２を１組とし 、これを各ポート電極１７ａ〜１７ｃを介して各中心導体７の他端部７ｂに並列 接続したので、１個だけでは不充分であったＱを全体として大きくすることがで き、それだけ挿入損失を低減できる。即ち、チップコンデンサは、図４の特性図 に示すように、一般に静電容量ｐＦが小さいほどＱ値は高いことから、挿入損失 が小さい。またＱが同じチップコンデンサを２個以上並列接続した場合のＱは個 々のコンデンサのＱと同じである。従って、１個のチップコンデンサだけでは採 用できない場合でも、２個以上に分割して並列接続することにより全体のＱを向 上でき、これによりチップコンデンサの使用が可能となる。その結果、従来のコ ンデンサ電極をパターン形成してなる誘電体基板に比べて、上記樹脂板等の安価 な材料で済むことから材料コストを低減できるとともに、手間のかかる微調整作 業を省略でき、この点からも製造コストを低減できる。さらに整合容量を得るた めの電極面積を大きくとる必要もないことから、部品の大型化を回避でき、小型 化に対応できる。

【００１６】 なお、上記実施例では、各ポート電極１７ａ〜１７ｃに２個のチップコンデン サ２２を並列接続したが、本考案は３個以上を１組みとして用いてもよい。また 、上記実施例では、アイソレータに適用した場合を例にとって説明したが、本考 案はサーキュレータにも適用でき、この場合は上記第３ポート電極１７ｃにこれ の終端チップ抵抗２３を外して外部導出用入出力端子を接続することとなる。

【００１７】 図５は、チップコンデンサの使用個数を１〜１０個に変化させた場合の、中心 導体のインダクタンス（Ｌ），整合用コンデンサのキャパシタンス（Ｃ）の無負 荷Ｑの変化を示す図である。この図からも明らかなように、チップコンデンサを 増やすにつれてＱの改善効果は大きくなる。一方、７〜１０個と増えるにつれて Ｑの改善効果は小さくなり、しかも多数個使用するとスペース，価格等の点から も不利であることから、２〜６個の範囲が好ましい。

【００１８】 図６は、チップコンデンサをそれぞれ１個（曲線Ａ），２個（曲線Ｂ）３個（ 曲線Ｃ）使用した場合の、個数と挿入損失との関係を示す特性図である。この図 からも明らかなように、チップコンデンサを増やすほど挿入損失を低減できるこ とかわかる。

【００１９】

【考案の効果】

以上のように本考案に係る非可逆回路素子によれば、整合回路素子にチップコ ンデンサを採用し、かつ該コンデンサを２個以上並列接続したので、部品の小型 化，低コスト化を図りながら、Ｑを全体として大きくでき、挿入損失を低減でき る効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例によるアイソレータを説明す
るための分解斜視図である。

【図２】上記実施例のアイソレータの内部構造を示す斜
視図である。

【図３】上記実施例のアイソレータの斜視図である。

【図４】上記実施例のチップコンデンサの静電容量とＱ
との関係を示す特性図である。

【図５】上記実施例のチップコンデンサの個数とＱとの
関係を示す特性図である。

【図６】上記実施例のチップコンデンサの個数と挿入損
失との関係を示す特性図である。

【図７】従来の誘電体基板を用いたアイソレータを示す
分解斜視図である。

【図８】従来の誘電体基板とチップコンデンサとを併用
した例を示す斜視図である。

【図９】一般的なアイソレータの等価回路図である。

【符号の説明】

１ アイソレータ（非可逆回路素子） ５ フェライト ７ 中心導体 ７ａ 一端部 ７ｂ 他端部 ２２ チップコンデンサ

フロントページの続き (72)考案者 川浪 崇 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内 (72)考案者 長谷川 隆 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内 (72)考案者 大平 勝幸 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の中心導体を電気的絶縁状態で交差
   させ、該交差部分にフェライトを配設するとともに、上
   記各中心導体の一端部をアースに、他端部を整合回路素
   子にそれぞれ接続してなる非可逆回路素子において、上
   記整合回路素子としてチップコンデンサを採用し、かつ
   該チップコンデンサを２個以上並列に接続したことを特
   徴とする非可逆回路素子。