JPH059198U

JPH059198U - ブラシレスモータ制御回路

Info

Publication number: JPH059198U
Application number: JP6219891U
Authority: JP
Inventors: 伸一大井
Original assignee: Bosch Corp
Current assignee: Bosch Corp
Priority date: 1991-07-12
Filing date: 1991-07-12
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】電界効果トランジスタへ瞬間的な過電流が流れ
るのを抑制して、この電界効果トランジスタの寿命を長
くすることができるブラシレスモータの制御回路を提供
する。【構成】論理回路１０ａ〜１０ｂおよび第２群の電界効
果トランジスタＱ２ａ〜Ｑ２ｃに対応して複数のゲート
電圧制御回路４０を付加した。このゲート電圧制御回路
４０は、対応する論理回路の出力状態がデューテイ比設
定回路２０からの速度制御パルスに応答して変化した時
に、対応する第２群の電界効果トランジスタのゲートに
電圧制御パルスを供給し、この電界効果トランジスタを
オンにする。各ゲート電圧制御回路は抵抗Ｒ₂を有し、
この抵抗と第２群の電界効果トランジスタの寄生コンデ
ンサＣとにより、上記電圧制御パルスの立ち上がりを遅
らせる遅延回路を構成している。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ブラシレスモータを制御する回路に関し、特にこの制御回路に用いる電界効果トランジスタを保護するための改良に関する。

【０００２】

【従来の技術】

従来の三相ブラシレスモータの制御回路は、例えば図５に示すように、互いに並列をなす第１群の３つの電界効果トランジスタ（ＦＥＴ…以下、単にトランジスタと称す）Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃと、互いに並列をなす第２群の３つのトランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃとを備えている。トランジスタＱ１ａ，Ｑ２ａは直列をなして電源Ｖ_Bに接続されている。同様にトランジスタＱ１ｂ，Ｑ２ｂ同士およびトランジスタＱ１ｃ，Ｑ２ｃ同士も、それぞれ直列をなして電源Ｖ_B に接続されている。上記トランジスタＱ１ａ，Ｑ２ａの接続点には、ステータのコイルＬａの一端が接続されている。同様に、トランジスタＱ１ｂ，Ｑ２ｂの接続点およびトランジスタＱ１ｃ，Ｑ２ｃの接続点にもコイルＬｂ，Ｌｃの一端がそれぞれ接続されている。コイルＬａ，Ｌｂ，Ｌｃの他端同士は接続されている。

【０００３】上記構成において、デューテイ比設定回路（図示しない）からは、所望するモータ回転速度に対応するデューテイ比の速度制御パルス群が、上記第２群のトランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃにぞれぞれ接続された３つのアンド回路（論理回路）に供給される。ロジック回路（図示しない）からは、ロータ（図示しない）の回転に同期して、第１選択パルスが第１群のトランジスタＱ１ａ，Ｑ１ｂ，Ｑ１ｃのゲートに順次入力され、これらトランジスタが順次オンする。また、ロジック回路からは第１選択パルスに同期して第２選択パルスが３つのアンド回路のうち選択された１つに供給される。これにより、第１選択パルスを受ける第１群のトランジスタと直列接続関係にない第２群のトランジスタのゲートに速度制御パルス群が供給され、このトランジスタが短周期でオン，オフを繰り返す。その結果、デューテイ比制御された電流が、３つのコイルＬａ，Ｌｂ，Ｌｃのうちの選択された２つのコイルに、選択された方向で流れ、このコイルに生じる磁力によりロータに回転力が付与される。

【０００４】

【考案が解決しようとする課題】

上記トランジスタＱ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｃは、ドレインとソース間に寄生ダイオードＤを内在させており、この寄生ダイオードＤが、コイルＬａ〜Ｌｃに生じる逆起電圧に起因して不都合をもたらしていた。この不都合を説明するために、次のような状況を想定する。すなわち、第１選択パルスが第１群のトランジスタＱ１ａのゲートに送られ、これによりこのトランジスタＱ１ａがオンしており、これと同時期に、第２群のトランジスタＱ２ｂに接続されたアンド回路に第２選択パルスが送られ、これにより、このトランジスタＱ２ｂが速度制御パルス群に応答して短周期でオン，オフを繰り返している状況を想定する。

【０００５】この状況において、トランジスタＱ２ｂがオンしている時間では、図５の点線で示すように電流が流れ、コイルＬａ，Ｌｂに電流が流れる。次に、トランジスタＱ２ｂがオフになった瞬間では、これらコイルＬａ，Ｌｂに逆起電圧が生じる。この逆起電圧は第１群のトランジスタＱ１ｂの寄生ダイオードＤにとっては順方向の電圧となるので、寄生ダイオードＤが導通状態となって寄生ダイオードＤに図６の順方向電流が流れ、その結果、図５の一点鎖線で示す電流経路が形成される。次に、この逆起電圧が消滅した時にトランジスタＱ１ｂの寄生ダイオードＤには、この寄生ダイオードＤにとって逆向きである電源Ｖ_Bの電圧が再び印加される。この時、一般のダイオードと同様に、寄生ダイオードＤには、図６に示す過渡的な逆方向電流が流れ導通状態となる。

【０００６】上記のように寄生ダイオードＤの過渡的な導通状態においてトランジスタＱ２ｂが再びオンすると、電源Ｖ_Bとグランドとの間には、トランジスタＱ１ｂの導通状態の寄生ダイオードＤと、トランジスタＱ２ｂのドレイン・ゲート間通路を介してほぼ短絡状態の電流経路（図５において二点鎖線で示す）が形成される。図６に示すように、トランジスタＱ２ｂのゲート電圧が走行制御パルスの立ち上がりに応答して急激に立ち上がり、トランジスタＱ２ｂのドレイン・ソース間の通路の抵抗が急激に減少するからである。その結果、瞬間的ではあるが、電源Ｖ _B からトランジスタＱ１ｂ，Ｑ２ｂに過大な電流が流れて発熱する。トランジスタはこの発熱により短寿命になるおそれがあった。

【０００７】

【課題を解決するための手段】

上記課題を解決するために、本発明の要旨は、さらに次の構成を備えたことを特徴とするブラシレスモータの制御回路にある。上記論理回路および第２群の電界効果トランジスタに対応して設けられた複数のゲート電圧制御回路。このゲート電圧制御回路は、対応する論理回路の出力状態が各速度制御パルスに応答して変化した時に、対応する第２群の電界効果トランジスタのゲートに電圧制御パルスを供給し、この電界効果トランジスタをオンにする。各ゲート電圧制御回路は抵抗を有し、この抵抗と第２群の電界効果トランジスタの寄生コンデンサとにより、上記電圧制御パルスの立ち上がりを遅らせる遅延回路が構成されている。

【０００８】

【作用】

上記ゲート電圧制御回路の抵抗と第２群の電界効果トランジスタの寄生コンデンサとで形成された遅延回路により、走行制御パルス群に応答して第２群のトランジスタのゲートに供給される電圧制御パルス群の各パルスの立ち上がりを遅らせる。これにより、互いに直列接続された第１群の電界効果トランジスタの寄生ダイオードと第２群の電界効果トランジスタのドレイン・ソース間通路を瞬間的に流れる電流を抑えることができ、ひいてはこれら電界効果トランジスタの発熱を抑えて長寿命にすることができる。

【０００９】

【実施例】

以下、本考案を図面を参照して説明する。図１には、三相ブラシレスモータの制御回路が示されている。この制御回路は、従来の制御回路と同様に、互いに並列をなす第１群の３つの電界効果トランジスタＱ１ａ，Ｑ１ｂ，Ｑ１ｃと、互いに並列をなす第２群の３つの電界効果トランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃとを備えている。以下、これら電界効果トランジスタを単にトランジスタと称す。トランジスタＱ１ａ，Ｑ２ａ同士、トランジスタＱ１ｂ，Ｑ２ｂ同士およびトランジスタＱ１ｃ，Ｑ２ｃ同士は、それぞれ直列をなして電源Ｖ_Bに接続されている。上記トランジスタＱ１ａ，Ｑ２ａの接続点、トランジスタＱ１ｂ，Ｑ２ｂの接続点およびトランジスタＱ１ｃ，Ｑ２ｃの接続点には、ブラシレスモータにおけるステータのコイルＬａ，Ｌｂ，Ｌｃの一端がそれぞれ接続されている。コイルＬａ，Ｌｂ，Ｌｃの他端同士は接続されている。

【００１０】制御回路はさらに、３つのアンド回路（論理回路）１０ａ，１０ｂ，１０ｃとデューテイ比設定回路２０と三相全波ロジック回路３０を備えている。アンド回路１０ａ，１０ｂ，１０ｃは、２つの入力端子でともにハイレベルの信号を受けた時に、出力がハイインピーダンスになり、それ以外の時には出力がローレベル（グランド電圧）になるタイプのものである。

【００１１】上記デューテイ比設定回路２０は、ポテンショメータからなる速度設定器２１からの設定速度を表す信号電圧に基づいてＰＷＭ制御を行う。すなわち、短周期で出力される速度制御パルス群のパルス幅を設定し、ひいてはそのデューテイ比を設定する。デューテイ比設定回路２０の３つの出力ポートから上記３つのアンド回路１０ａ，１０ｂ，１０ｃの一方の入力端子へは、上記デューテイ比の速度制御パルス群が出力される。

【００１２】上記ロジック回路３０は、上記第１群のトランジスタＱ１ａ，Ｑ１ｂ，Ｑ１ｃのゲートに接続された上側の３つの出力ポートと、上記アンド回路１０ａ，１０ｂ，１０ｃの他方の入力端子に接続された下側の３つの出力ポートを備えている。ロジック回路３０は、ブラシレスモータのロータ１の周囲に配置された３つのホール素子３１からの信号に基づいて、ロータ１の回転角度を検出し、このロータ１の回転と同期したハイレベルの第１選択パルスおよび第２選択パルスを、それぞれ上記出力ポートから出力する。

【００１３】アンド回路１０ａ，１０ｂ，１０ｃの出力端子は、それぞれ第２群のトランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃのゲートに抵抗Ｒ₁を介して接続されている。これらトランジスタＱ２ａ，Ｑ２ｂ，Ｑ２ｃのゲートと抵抗Ｒ₁の接続点Ｐは、３つの抵抗Ｒ₂を介してそれぞれ電源Ｖ_Bに接続されている。ここでＲ₁＜Ｒ₂である。具体的には、Ｒ₁は１０〜１５Ωであり、Ｒ₂は５００〜８００Ωである。なお、上記接続点Ｐと電源Ｖ_Bを結ぶ線は、後述する電圧制御パルスを出力するゲート電圧制御回路４０を実質的に構成している。

【００１４】図２に示すように、上記トランジスタＱ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃは、その構成上、寄生ダイオードＤと寄生コンデンサＣを内在させている。すべてのトランジスタは、ドレインを電源Ｖ_Bに向けている。換言すれば、すべてのトランジスタの寄生ダイオードＤは、カソードを電源Ｖ_Bに向けている。寄生コンデンサＣはゲート・ソース間に介在されているもののみ示す。

【００１５】上記構成において、ロジック回路３０は、ロータ１の回転に同期して、第１選択パルスを上側の３つの出力ポートから第１群のトランジスタＱ１ａ，Ｑ１ｂ，Ｑ１ｃのゲートに順次出力し、これらトランジスタを順次オンにする。また、ロジック回路３０は、上記第１選択パルスに同期した第２選択パルスを、下側の３つのポートのうち選択された１つからこれに対応するアンド回路（例えば１０ｂ）の他方の入力端子に供給する。選択されるべきアンド回路１０ｂは、上記第１選択パルスを受けている第１群のトランジスタ（例えばＱ１ａ）とは直列関係に無い第２群のトランジスタ（例えばＱ２ｂ）に対応する。

【００１６】その結果、選択された１つのアンド回路１０ｂの出力は、上記走行制御パルス群に応答して、ローレベルとハイインピーダンスを短周期で繰り返す。そして、このアンド回路１０ｂの出力状態の変化に応答して、電源Ｖ_Bの電圧が電圧制御回路４０を経て、第２群のトランジスタＱ２ｂのゲートへ間欠的に供給される。換言すれば、電圧制御回路４０から短周期で電圧制御パルス群（このパルスのハイレベルの時の電圧レベルは電源Ｖ_Bと等しく、ローレベルの時の電圧はほぼグランド電圧に等しい）がトランジスタＱ２ｂのゲートに供給される。このようにして、第１群の選択されたトランジスタＱ１ａがオンし、第２群の選択されたトランジスタＱ２ｂが短周期でオン，オフを繰り返すことにより、デューテイ制御された電流が、２つの選択されたコイルＬａ，Ｌｂに選択された方向に流れ、その時コイルＬａ，Ｌｂに生じる磁力によりロータ１が回転される。

【００１７】上記のように、第１群のトランジスタＱ１ａがオンしており、第２群のトランジスタＱ２ｂが非常に短い周期でオン，オフを繰り返している状況について詳述する。まず、電圧制御パルスの供給を受けてトランジスタＱ２ｂがオンした時には、電源Ｖ_Bからの電流は、トランジスタＱ１ａのドレイン・ソース間の通路を経て、コイルＬａ，Ｌｂを流れ、トランジスタＱ２ｂのドレイン・ソース間の通路を流れる。

【００１８】次に、トランジスタＱ２ｂがオフになった時には、コイルＬａ，Ｌｂに逆起電圧が生じ、この逆起電圧は、トランジスタＱ２ｂと直列接続関係にあるトランジスタＱ１ｂの寄生ダイオードＤに順方向に働くので、この寄生ダイオードＤが導通状態となり図３に示す順方向電流が流れる。その結果、コイルＬａ，Ｌｂからの電流はトランジスタＱ１ｂの寄生ダイオードＤを流れ、さらにトランジスタＱ１ａのドレイン・ソース間の通路を経てコイルＬａ，Ｌｂへ戻る。

【００１９】そして、上記逆起電圧が消滅した時、トランジスタＱ１ｂの寄生ダイオードＤには、電源Ｖ_Bの電圧、すなわち逆方向の電圧が付与され、これにより寄生ダイオードＤは過渡的に導通状態となり図３に示すように逆方向電流が流れる。

【００２０】上記のように寄生ダイオードＤが導通状態にあり逆方向電流が流れている時またはその直前に、再び電圧制御パルスが電圧制御回路４０からトランジスタＱ２ｂのゲートに付与される。この際、抵抗Ｒ₂とトランジスタＱ２ｂの寄生コンデンサＣにより遅延回路が構成されているから、電圧制御パルスすなわちゲート電圧は、図３に示すように急激に立ち上がらず徐々に上昇する。その結果、トランジスタＱ２ｂのドレイン・ソース間の抵抗は、急激に減少せず、ゲート電圧の立ち上がり開始時点からある期間は比較的大きいまま維持される。したがって、上記トランジスタＱ１ｂ，Ｑ２ｂの直列回路はショート回路とならず、電源Ｖ_Bから過電流が流れるのを抑制でき、過電流が流れたとしてもその時間を短くすることができる。これにより、トランジスタＱ１ｂ，Ｑ２ｂの発熱を低く抑えることができる。上記ゲート電圧の立ち上がりの傾斜は、ｄＶ／ｄｔ≦１Ｖ／nsecとするのが好ましい。

【００２１】なお、トランジスタＱ２ｂがオフになる時の動作についても詳述する。アンド回路１０ｂの出力がローになると、トランジスタＱ２ｂの寄生コンデンサＣに蓄えられた電荷が抵抗Ｒ₁を経てアンド回路１０ｂの出力端子へ逃げる。抵抗Ｒ₁の抵抗は小さいので、遅れは小さく、トランジスタＱ２ｂのゲート電圧の立ち下げを迅速に行うことができる。なお、この抵抗Ｒ₁は、寄生コンデンサＣの電荷が一気にアンド回路１０ｂの出力端子に流れ込むのを防止している。

【００２２】図４は本発明の他の実施例の要部を示す。図４において、図１，図２に対応する構成部には同一番号を付してその説明を省略する。なお、この図４では、第１群の３つのトランジスタのうち１つのトランジスタＱ１ｂ，第２群の３つのトランジスタのうち１つのトランジスタＱ２ｂ，３つのアンド回路のうち１つのアンド回路１０ｂのみ示す。各アンド回路１０ｂの出力端子と、これに対応するトランジスタＱ２ｂのゲートとの間には、抵抗Ｒ₁，Ｒ₂の並列回路５１が介在されている。この並列回路５１には、抵抗Ｒ₁と直列をなし抵抗Ｒ₂と並列をなすダイオード５２も組み込まれている。このダイオード５２はカソードをアンド回路１０ｂに向けている。この並列回路５０と電源Ｖ_Bとの間には、バイポーラ型のトランジスタ５３が介在されている。このトランジスタ５３のベースには、アンド回路１０ｂの出力端子が接続されている。さらに、トランジスタ５３のコレクタ・ベース間には抵抗５４が介在され、エミッタベース間にはカソードがアンド回路１０ｂを向くダイオード５５が介在されている。

【００２３】図４の構成において、アンド回路１０ｂの出力がハイインピーダンスになった時には、電源Ｖ_Bの電圧がトランジスタ５３のベースに印加されて、このトランジスタ５３がオンし、電源Ｖ_Bの電圧がトランジスタＱ２ｂのゲートに印加される。この際、抵抗Ｒ₂と寄生コンデンサＣによりゲート電圧の立ち上がりを遅らせることができる。アンド回路１０ｂの出力がローレベルとなった時には、トランジスタ５３がオフとなり、トランジスタＱ２ｂのゲート電圧もローレベルとなる。この際、トランジスタＱ２ｂの寄生コンデンサＣの電荷は、抵抗値の小さい抵抗Ｒ₁を介してアンド回路１０ｂの出力端子へ逃げるので、ゲート電圧は急激に立ち下がる。この作用説明から明らかなように、上記並列回路５１，トランジスタ５３等により、アンド回路１０ｂの出力状態の変化に応答して電圧制御パルスを出力する電圧制御回路５０が構成されている。

【００２４】本考案は上記実施例に制約されず、種々の態様が可能である。例えば、図４において、トランジスタ５３，抵抗５４，ダイオード５５を省き、並列回路５１が電源Ｖ_Bとは接続されず、アンド回路１０ｂにのみ接続されるようにしてもよい。ただし、この場合には、アンド回路１０ｂは走行制御パルスに応答してハイレベルの電圧を出力する。また、第１選択パルスと第２選択パルスはロジック回路の共通の出力ポートから出力される場合もある。

【００２５】

【考案の効果】

以上説明したように、本考案では、上記ゲート電圧制御回路の抵抗と第２群の電界効果トランジスタの寄生コンデンサとで、第２群のトランジスタのゲート電圧の立ち上がりを遅らせることにより、直列接続された第１群の電界効果トランジスタの寄生ダイオードと第２群の電界効果トランジスタのドレイン・ソース間通路を瞬間的に流れる電流を抑えることができ、ひいてはこれら電界効果トランジスタの発熱を抑えて長寿命にすることができる。

【図面の簡単な説明】

【図１】本考案に係わるブラシレスモータの制御回路を
示す回路図である。

【図２】同制御回路の要部を示す回路図である。

【図３】第１群の電界効果トランジスタのダイオードを
流れる電流と第２群の電界効果トランジスタのゲート電
圧を示す図である。

【図４】本考案の他の実施例を示す要部の回路図であ
る。

【図５】従来の制御回路を示す回路図である。

【図６】従来の制御回路における第３図相当図である。

【符号の説明】

１ロータ１０ａ〜１０ｃ論理回路（アンド回路）２０デューテイ比設定回路３０ロジック回路４０，５０ゲート電圧制御回路Ｖ_B 電源Ｑ１ａ〜Ｑ１ｃ第１群の電界効果トランジスタＱ２ａ〜Ｑ２ｃ第２群の電界効果トランジスタＬａ〜ＬｃコイルＲ₂ 抵抗Ｃ寄生コンデンサ

Claims

【実用新案登録請求の範囲】【請求項１】（ａ）互いに並列をなす第１群の複数の電界効果トラン
ジスタ。（ｂ）互いに並列をなす第２群の複数の電界効果トラン
ジスタ。この第２群の各電界効果トランジスタは第１群
の対応する電界効果トランジスタと直列をなして電源に
接続されている。これら直列接続された電界効果トラン
ジスタの接続点間にブラシレスモータのコイルが介在さ
れている。（ｃ）２つの入力端子を備え上記第２群の電界効果トラ
ンジスタにそれぞれ対応して設けられた複数の論理回
路。（ｄ）デューテイ比設定回路。このデューテイ比設定回
路は、所望するモータ回転速度に対応するデューテイ比
の速度制御パルス群を上記複数の論理回路に供給する。（ｅ）ロジック回路。このロジック回路は、ブラシレス
モータのロータの回転に同期して、上記第１群の電界効
果トランジスタを順次オンにするための第１選択パルス
を出力する。またロジック回路は、第１選択パルスと同
期した第２選択パルスを、複数の論理回路のうち選択さ
れた論理回路に供給する。これにより、選択された論理
回路の出力状態が上記速度制御パルス群に応答して変化
する。選択されるべき論理回路は、上記第１選択パルス
によりオンされる第１群の電界効果トランジスタと直列
接続関係にない第２群の電界効果トランジスタに対応し
ている。上記構成を備えたブラシレスモータ制御回路に
おいて、さらに次の構成を備えたことを特徴とするブラ
シレスモータ制御回路。（ｆ）上記論理回路および第２群の電界効果トランジス
タに対応して設けられた複数のゲート電圧制御回路。こ
のゲート電圧制御回路は、対応する論理回路の出力状態
が各速度制御パルスに応答して変化した時に、対応する
第２群の電界効果トランジスタのゲートに電圧制御パル
スを供給し、この電界効果トランジスタをオンにする。
各ゲート電圧制御回路は抵抗を有し、この抵抗と第２群
の電界効果トランジスタの寄生コンデンサとにより、上
記電圧制御パルスの立ち上がりを遅らせる遅延回路が構
成されている。