JPH0589677A - Ｄｒａｍをリフレツシユするための方法および装置 - Google Patents
Ｄｒａｍをリフレツシユするための方法および装置Info
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- JPH0589677A JPH0589677A JP4082429A JP8242992A JPH0589677A JP H0589677 A JPH0589677 A JP H0589677A JP 4082429 A JP4082429 A JP 4082429A JP 8242992 A JP8242992 A JP 8242992A JP H0589677 A JPH0589677 A JP H0589677A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】 ダイナミック・ランダム・アクセス・メモリ
がリフレッシュされる速さを向上させること。 【構成】 １つのクランピング・トランジスタと共に各
センスアンプ（１１）が設けられる。クランピング・ト
ランジスタはあらかじめ選択された電圧源に接続され
る。クランピング・トランジスタは下降しつつあるビッ
ト・ラインの電圧をあらかじめ選択された電圧に抑制す
ることにより、下降しつつあるビット・ラインの電圧が
回路地気にまで低下するのを防ぐ。
がリフレッシュされる速さを向上させること。 【構成】 １つのクランピング・トランジスタと共に各
センスアンプ（１１）が設けられる。クランピング・ト
ランジスタはあらかじめ選択された電圧源に接続され
る。クランピング・トランジスタは下降しつつあるビッ
ト・ラインの電圧をあらかじめ選択された電圧に抑制す
ることにより、下降しつつあるビット・ラインの電圧が
回路地気にまで低下するのを防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は主にダイナミック・メモ
リ装置に関し、特に本発明は単一の集積回路装置として
構成されるダイナミック・ランダム・アクセス・メモリ
のためのセンスアンプに関する。
リ装置に関し、特に本発明は単一の集積回路装置として
構成されるダイナミック・ランダム・アクセス・メモリ
のためのセンスアンプに関する。
【０００２】
【従来の技術】この関連する技術分野において多くのダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭs
）が知られている。一般に、ＤＲＡＭは単一のトラン
ジスタ・メモリ・セルの配列を用いて製造される。最も
よい結果を成し遂げるために単一のトランジスタ・セル
は単一のシリコン基盤上に金属酸化半導体の電界効果ト
ランジスタ（ＭＯＳＦＥＴs ）として形成される。各Ｍ
ＯＳＦＥＴは電荷を保持する小さなキャパシタンスに接
続される。通常、論理“１”はその保持キャパシタンス
に電荷が存在することにより表わされ、論理“０”はそ
の保持キャパシタンスに電荷がないことにより表わされ
る。
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭs
）が知られている。一般に、ＤＲＡＭは単一のトラン
ジスタ・メモリ・セルの配列を用いて製造される。最も
よい結果を成し遂げるために単一のトランジスタ・セル
は単一のシリコン基盤上に金属酸化半導体の電界効果ト
ランジスタ（ＭＯＳＦＥＴs ）として形成される。各Ｍ
ＯＳＦＥＴは電荷を保持する小さなキャパシタンスに接
続される。通常、論理“１”はその保持キャパシタンス
に電荷が存在することにより表わされ、論理“０”はそ
の保持キャパシタンスに電荷がないことにより表わされ
る。
【０００３】保持キャパシタンスに保持された電荷は徐
々にもれるので、その電荷が完全にもれ出る前に情報は
周期的に書き直されなければならない。この動作は一般
にメモリ・セルを“リフレッシュする”として呼ばれ、
セルがリフレッシュされる頻度はＭＯＳＦＥＴのもれの
割合に依存する。ＤＲＡＭはセルに保持された情報をセ
ンスし読み出すために、そして、セルに情報を書き込む
ために用いられる複数のビット・ラインを含む。、この
ビット・ラインは各列において全てのメモリ・セルに分
けられるワード・ラインに各々相互接続される。ＭＯＳ
ＦＥＴはキャパシタンスに保持された情報に選択的にア
クセスできるようにワード、ラインと保持キャパシタン
スとの間に接続される。このように、これらのＭＯＳＦ
ＥＴは一般にアクセス・トランジスタと呼ばれる。１つ
の選択されたワード・ラインが動作状態にされると、そ
の選択された列内の各メモリ・セルからのデータはアク
セス・トランジスタを介して各々のビット・ラインに結
合される。
々にもれるので、その電荷が完全にもれ出る前に情報は
周期的に書き直されなければならない。この動作は一般
にメモリ・セルを“リフレッシュする”として呼ばれ、
セルがリフレッシュされる頻度はＭＯＳＦＥＴのもれの
割合に依存する。ＤＲＡＭはセルに保持された情報をセ
ンスし読み出すために、そして、セルに情報を書き込む
ために用いられる複数のビット・ラインを含む。、この
ビット・ラインは各列において全てのメモリ・セルに分
けられるワード・ラインに各々相互接続される。ＭＯＳ
ＦＥＴはキャパシタンスに保持された情報に選択的にア
クセスできるようにワード、ラインと保持キャパシタン
スとの間に接続される。このように、これらのＭＯＳＦ
ＥＴは一般にアクセス・トランジスタと呼ばれる。１つ
の選択されたワード・ラインが動作状態にされると、そ
の選択された列内の各メモリ・セルからのデータはアク
セス・トランジスタを介して各々のビット・ラインに結
合される。
【０００４】ビット・ラインは対で差動センスアンプに
接続される。１つのセルの選択に先立ちビット・ライン
はｎチャネルＭＯＳＦＥＴトランジスタにより等電位に
される。すなわち、平衡な電位とされる。平衡トランジ
スタのゲートはオフ状態とされ、そして、ビット・ライ
ンの対の一方は選択されたセルに結合される。センスア
ンプはセルの保持キャパシタンス上の電荷を他方のビッ
ト・ライン上の電荷に比較する。センスアンプは対のビ
ット・ラインの間の差分電圧を受け、その選択されたビ
ット・ラインに接続されたメモリ・セルの論理状態を表
わす信号を生成するためにその差分電圧を増幅する。ま
た、同時にセンスアンプは保持キャパシタンスをリフレ
ッシュする。
接続される。１つのセルの選択に先立ちビット・ライン
はｎチャネルＭＯＳＦＥＴトランジスタにより等電位に
される。すなわち、平衡な電位とされる。平衡トランジ
スタのゲートはオフ状態とされ、そして、ビット・ライ
ンの対の一方は選択されたセルに結合される。センスア
ンプはセルの保持キャパシタンス上の電荷を他方のビッ
ト・ライン上の電荷に比較する。センスアンプは対のビ
ット・ラインの間の差分電圧を受け、その選択されたビ
ット・ラインに接続されたメモリ・セルの論理状態を表
わす信号を生成するためにその差分電圧を増幅する。ま
た、同時にセンスアンプは保持キャパシタンスをリフレ
ッシュする。
【０００５】
【発明が解決する課題】従来、ＤＲＡＭにおいて、各セ
ンスアンプは１つまたは２つのトランジスタを介してそ
のビット・ラインの各々を回路地気に引き下げていた。
２つのトランジスタが用いられると、動作状態とされる
べき第１のトランジスタは小さいのでセンスアンプはゆ
っくりと増幅し始める。そして、次に、より大きいトラ
ンジスタが動作状態とされ、その結果、センスアンプは
ビット・ラインを地気に放電するよう迅速に増幅を行
う。さらに、メモリ・セル内の選択されていないアクセ
ス・トランジスタのゲートは動作状態でない時は通常、
地気電位である。従って、アクセス・トランジスタの抵
抗性はそのトランジスタを介して、地気に引き下げられ
ている。それらに接続されたビット・ラインに確実にも
れがないように、充分高いものでなければならない。問
題はアクセス・トランジスタのゲートに印加されなけれ
ばならないスレッシュホールド電圧が非常に高いという
ことである。従って、ワード・ラインのゲート電圧が地
気からそのスレッシュホールド電圧までに立ち上がるに
必要な時間だけメモリのスピードが遅くなる。また、メ
モリの集積度を上げるためにメモリのサイズが小さくな
るにつれ、ｎチャネルＭＯＳＦＥＴの装置の物理的限界
のためにアクセス・トランジスタを非動作状態に保つこ
とはより困難となる。
ンスアンプは１つまたは２つのトランジスタを介してそ
のビット・ラインの各々を回路地気に引き下げていた。
２つのトランジスタが用いられると、動作状態とされる
べき第１のトランジスタは小さいのでセンスアンプはゆ
っくりと増幅し始める。そして、次に、より大きいトラ
ンジスタが動作状態とされ、その結果、センスアンプは
ビット・ラインを地気に放電するよう迅速に増幅を行
う。さらに、メモリ・セル内の選択されていないアクセ
ス・トランジスタのゲートは動作状態でない時は通常、
地気電位である。従って、アクセス・トランジスタの抵
抗性はそのトランジスタを介して、地気に引き下げられ
ている。それらに接続されたビット・ラインに確実にも
れがないように、充分高いものでなければならない。問
題はアクセス・トランジスタのゲートに印加されなけれ
ばならないスレッシュホールド電圧が非常に高いという
ことである。従って、ワード・ラインのゲート電圧が地
気からそのスレッシュホールド電圧までに立ち上がるに
必要な時間だけメモリのスピードが遅くなる。また、メ
モリの集積度を上げるためにメモリのサイズが小さくな
るにつれ、ｎチャネルＭＯＳＦＥＴの装置の物理的限界
のためにアクセス・トランジスタを非動作状態に保つこ
とはより困難となる。
【０００６】
【課題を解決するための手段】本発明の１つの特徴によ
れば、１つのダイナミック・メモリの領域に保持された
情報をセンスするための装置は一対のビット・ラインに
接続されているセンスアンプを使用する。ビット・ライ
ンは選択されたメモリの領域に結合される。センスアン
プはビット・ライン間の電圧差をセンスし、そのセンス
された電圧差に対応する大きさを有する信号をもたら
す。ビット・ラインのいづれか一方の電圧はその電圧が
地気電位に到達するのを防ぐよう抑制される。
れば、１つのダイナミック・メモリの領域に保持された
情報をセンスするための装置は一対のビット・ラインに
接続されているセンスアンプを使用する。ビット・ライ
ンは選択されたメモリの領域に結合される。センスアン
プはビット・ライン間の電圧差をセンスし、そのセンス
された電圧差に対応する大きさを有する信号をもたら
す。ビット・ラインのいづれか一方の電圧はその電圧が
地気電位に到達するのを防ぐよう抑制される。
【０００７】より好ましくはセンスアンプは第１および
第２の交又結合されたトランジスタを用いる。交又結合
されたトランジスタの各々は共通ノードに結合されたソ
ースと一対のビット・ラインの１つに結合されたドレイ
ンとゲートとを備えている。第１の交又結合されたトラ
ンジスタのゲートは第２の交又結合されたトランジスタ
のドレインに結合され、第２の交又結合されたトランジ
スタのゲートは第１の交又結合されたトランジスタのド
レインに結合される。
第２の交又結合されたトランジスタを用いる。交又結合
されたトランジスタの各々は共通ノードに結合されたソ
ースと一対のビット・ラインの１つに結合されたドレイ
ンとゲートとを備えている。第１の交又結合されたトラ
ンジスタのゲートは第２の交又結合されたトランジスタ
のドレインに結合され、第２の交又結合されたトランジ
スタのゲートは第１の交又結合されたトランジスタのド
レインに結合される。
【０００８】第１の接地トランジスタは前記共通ノード
に結合されたソースと参照電位に結合するようにされた
ドレインと第１のクロック信号を受けるようにされたゲ
ートとを備えている。第１のクロック信号を受けたこと
に応じて、第１の接地トランジスタは共通ノードを参照
電位に結合する。従って、共通ノードの電位は第１のあ
らかじめ選択された割合で参照電位の方に変えられる。
第２の接地トランジスタは共通ノードに結合されたソー
スと参照電位に接続されたドレインと第２のクロック信
号を受けるようにされたゲートとを備えている。第２の
クロック信号に応じて、第２の接地トランジスタは共通
ノードを参照電位に結合する。従って、共通ノードの電
圧は第１のあらかじめ選択された割合より速い第２のあ
らかじめ選択された割合で参照電位の方に変えられる。
に結合されたソースと参照電位に結合するようにされた
ドレインと第１のクロック信号を受けるようにされたゲ
ートとを備えている。第１のクロック信号を受けたこと
に応じて、第１の接地トランジスタは共通ノードを参照
電位に結合する。従って、共通ノードの電位は第１のあ
らかじめ選択された割合で参照電位の方に変えられる。
第２の接地トランジスタは共通ノードに結合されたソー
スと参照電位に接続されたドレインと第２のクロック信
号を受けるようにされたゲートとを備えている。第２の
クロック信号に応じて、第２の接地トランジスタは共通
ノードを参照電位に結合する。従って、共通ノードの電
圧は第１のあらかじめ選択された割合より速い第２のあ
らかじめ選択された割合で参照電位の方に変えられる。
【０００９】クランピング回路はセンスアンプと地気電
位との間に結合される。より好ましくはクランピング回
路は共通ノードに結合されたソースとあらかじめ選択さ
れた電圧源に結合するようにされたドレインと起動信号
を受けるようにされたゲートとを備えたクランピング・
トランジスタを含んでいる。起動信号を受けたことに応
じてクランピング・トランジスタは共通ノードをあらか
じめ選択された電圧に選択的に結合し、共通ノードの電
圧が地気電位に実質的に等しくなるのを防ぐ。さらに、
第２の接地トランジスタのゲートはあらかじめ選択され
た電圧源の電力消耗を最小化するためにオフ状態にされ
る。
位との間に結合される。より好ましくはクランピング回
路は共通ノードに結合されたソースとあらかじめ選択さ
れた電圧源に結合するようにされたドレインと起動信号
を受けるようにされたゲートとを備えたクランピング・
トランジスタを含んでいる。起動信号を受けたことに応
じてクランピング・トランジスタは共通ノードをあらか
じめ選択された電圧に選択的に結合し、共通ノードの電
圧が地気電位に実質的に等しくなるのを防ぐ。さらに、
第２の接地トランジスタのゲートはあらかじめ選択され
た電圧源の電力消耗を最小化するためにオフ状態にされ
る。
【００１０】本発明の別の特徴によれば、ダイナミック
・メモリに保持された情報をセンスするための方法が提
供される。この方法によると、電圧を出力する一対のビ
ット・ラインはセンスアンプの選択された抵抗のパスを
介して参照電位に接続される。ビット・ラインが参照電
位に接続される一方で一対のビット・ラインのいづれか
１つの電圧は参照電位に降下しないようにされる。
・メモリに保持された情報をセンスするための方法が提
供される。この方法によると、電圧を出力する一対のビ
ット・ラインはセンスアンプの選択された抵抗のパスを
介して参照電位に接続される。ビット・ラインが参照電
位に接続される一方で一対のビット・ラインのいづれか
１つの電圧は参照電位に降下しないようにされる。
【００１１】
【実施例】本発明の効果は以下の詳細な説明および添付
の図面を参照して明らかとなろう。本発明は様々な変形
および選択的な形態が可能であるが、図面およびここに
記載される例により特定な実施例が示される。しかしな
がら、本発明は開示された特定な形態に限定される意図
のものではないことが理解されるべきである。むしろ、
本発明は添記のクレームにより定義される本発明の精神
および範囲内の全ての応用例均等物、および変形物をカ
バーするものである。
の図面を参照して明らかとなろう。本発明は様々な変形
および選択的な形態が可能であるが、図面およびここに
記載される例により特定な実施例が示される。しかしな
がら、本発明は開示された特定な形態に限定される意図
のものではないことが理解されるべきである。むしろ、
本発明は添記のクレームにより定義される本発明の精神
および範囲内の全ての応用例均等物、および変形物をカ
バーするものである。
【００１２】さて、図面を見て、まず最初に図１を参照
すると、ダイナミック・ランダム・アクセス・メモリ回
路（ＤＲＡＭ）が図示されており、参照番号１０により
全体的に指示されている。より好ましくは、以下の説明
はアイダホ州のボイズのマイクロン・テクノロジ会社か
らモデル番号ＭＴ１４Ｃ００４ｘとして供給される４メ
ガビットのＤＲＡＭに関するものである。しかしなが
ら、本技術分野の熟練家は多くの異なるメモリ回路がこ
こに開示された教示から恩恵を受けられ得ることを理解
するであろう。実際、メモリ配列の密度が増加し、アク
セス・トランジスタのサイズが小さくなるにつれ本技術
はより適応可能となる。この様に、開発中の６４メガビ
ットのメモリもおそらくこれらの教示から多くの恩恵を
得るであろう。
すると、ダイナミック・ランダム・アクセス・メモリ回
路（ＤＲＡＭ）が図示されており、参照番号１０により
全体的に指示されている。より好ましくは、以下の説明
はアイダホ州のボイズのマイクロン・テクノロジ会社か
らモデル番号ＭＴ１４Ｃ００４ｘとして供給される４メ
ガビットのＤＲＡＭに関するものである。しかしなが
ら、本技術分野の熟練家は多くの異なるメモリ回路がこ
こに開示された教示から恩恵を受けられ得ることを理解
するであろう。実際、メモリ配列の密度が増加し、アク
セス・トランジスタのサイズが小さくなるにつれ本技術
はより適応可能となる。この様に、開発中の６４メガビ
ットのメモリもおそらくこれらの教示から多くの恩恵を
得るであろう。
【００１３】回路１０は一対のｎチャネルのＭＯＳＦＥ
Ｔトランジスタ１２および１４を有するセンスアンプ１
１を含んでいる。トランジスタ１２および１４のゲート
は各々、そのノード１６および１８のところで、それら
に対抗するドレインに交又結合されている。換言する
と、トランジスタ１２のゲートはトランジスタ１４のド
レインに接続され、同様に、トランジスタ１４のゲート
はトランジスタ１２のドレインに接続されている。ま
た、トランジスタ１２および１４のドレインは絶縁トラ
ンジスタ２０および２２を介して一対の平衡ビット・ラ
イン２４および２６に接続されている。
Ｔトランジスタ１２および１４を有するセンスアンプ１
１を含んでいる。トランジスタ１２および１４のゲート
は各々、そのノード１６および１８のところで、それら
に対抗するドレインに交又結合されている。換言する
と、トランジスタ１２のゲートはトランジスタ１４のド
レインに接続され、同様に、トランジスタ１４のゲート
はトランジスタ１２のドレインに接続されている。ま
た、トランジスタ１２および１４のドレインは絶縁トラ
ンジスタ２０および２２を介して一対の平衡ビット・ラ
イン２４および２６に接続されている。
【００１４】多数の１つのトランジスタからなるメモリ
・セル２７はビット・ライン２４若しくは２６に接続さ
れる。例えば、上述の４メガビットのＤＲＡＭにおいて
１２８個のセル２７は各ビット・ラインに接続される。
各セル２７は１つのアクセス・トランジスタ２８および
１つの保持キャパシタ３０を含む。各トランジスタ２８
のソースはビット・ライン２４若しくは２６のうちの１
つに接続され、各トランジスタ２８のドレインはその各
々の保持キャパシタ３０の一方の導出線に接続される。
各保持キャパシタ３０の他方の導出線は好ましくはＶdd
／２の電圧を有する電圧源に接続される。メモリ・セル
２７のアクセス・トランジスタ２８のゲートはワード・
ラインに接続される。ワード・ライン３２の一方はメモ
リ・アクセス・サイクルの各々において起動され、保持
キャパシタ３０のうちの１つをアクセス・トランジスタ
２８を介してビット・ライン２４若しくは２６に接続す
る。この接続により電荷分与機能がもたらされる。
・セル２７はビット・ライン２４若しくは２６に接続さ
れる。例えば、上述の４メガビットのＤＲＡＭにおいて
１２８個のセル２７は各ビット・ラインに接続される。
各セル２７は１つのアクセス・トランジスタ２８および
１つの保持キャパシタ３０を含む。各トランジスタ２８
のソースはビット・ライン２４若しくは２６のうちの１
つに接続され、各トランジスタ２８のドレインはその各
々の保持キャパシタ３０の一方の導出線に接続される。
各保持キャパシタ３０の他方の導出線は好ましくはＶdd
／２の電圧を有する電圧源に接続される。メモリ・セル
２７のアクセス・トランジスタ２８のゲートはワード・
ラインに接続される。ワード・ライン３２の一方はメモ
リ・アクセス・サイクルの各々において起動され、保持
キャパシタ３０のうちの１つをアクセス・トランジスタ
２８を介してビット・ライン２４若しくは２６に接続す
る。この接続により電荷分与機能がもたらされる。
【００１５】単一の集積回路チップ上に形成される４メ
ガビットのメモリ配列においてはビット・ライン２４お
よび２６の一方若しくは他方に接続される２５６個のメ
モリ・セルとなるであろう。従って、このメモリ配列は
２５６本のワード・ライン３２をもつであろう。そうで
あれば、１6,３８４本のビット・ライン２４および１6,
３８４本のビット・ライン２６と、そして、１6,３８４
個のセンスアンプとなるであろう。
ガビットのメモリ配列においてはビット・ライン２４お
よび２６の一方若しくは他方に接続される２５６個のメ
モリ・セルとなるであろう。従って、このメモリ配列は
２５６本のワード・ライン３２をもつであろう。そうで
あれば、１6,３８４本のビット・ライン２４および１6,
３８４本のビット・ライン２６と、そして、１6,３８４
個のセンスアンプとなるであろう。
【００１６】図１に図示されるとおりセンスアンプ１１
は配列のブロックの一端のところでセンスアンプ１１か
ら同じ方向に延びるセンスアンプ１１のためのビット・
ライン２４および２６を有する、“折り返された”ビッ
ト・ライン構成が用いられ得る。選択的に、“開放され
た”ビット・ライン構成も用いられ得る。この選択的な
構成においては、センスアンプ１１は両側においてセン
スアンプ１１から延び出るビット・ライン２４および２
６（行ラインの半分）を備え、配列の一ブロックの中央
に物理的に位置し得る。
は配列のブロックの一端のところでセンスアンプ１１か
ら同じ方向に延びるセンスアンプ１１のためのビット・
ライン２４および２６を有する、“折り返された”ビッ
ト・ライン構成が用いられ得る。選択的に、“開放され
た”ビット・ライン構成も用いられ得る。この選択的な
構成においては、センスアンプ１１は両側においてセン
スアンプ１１から延び出るビット・ライン２４および２
６（行ラインの半分）を備え、配列の一ブロックの中央
に物理的に位置し得る。
【００１７】どの構成が用いられようとも、ビット・ラ
イン２４および２６はプレチャージング回路によってあ
らかじめ選択された電圧レベルにあらかじめ充電され
る。このプレチャージング回路は３つのトランジスタ３
４、３６および５９を含んでいる。トランジスタ３４お
よび３６のソースは好ましくは、供給電圧源Ｖdd／２に
結合され、トランジスタ３４および３６のドレインは各
々、ビット・ライン２４および２６に結合される。トラ
ンジスタ５９のゲートはトランジスタ３４および３６の
ゲートに結合される。トランジスタ５９のソースは一方
のビット・ライン２４に結合され、そのドレインは他方
のビット・ライン２６に結合される。トランジスタ３
４、３６および５９はそれらのゲートでクロック信号Ｔ
1 を受ける。図３Ｂに図示されるとおり、クロック信号
Ｔ1 はトランジスタ３４、３６および５９を動作状態と
するために各メモリ・アクセスの前および後でハイ状態
であり、クロック信号Ｔ1 はトランジスタ３４、３６お
よび５９を非動作状態にするためにメモリ・アクセスの
間はロウ状態である。従って、メモリ・アクセスの間
で、ビット・ライン２４および２６は供給電圧源Ｖdd／
２の電圧まで充電される。
イン２４および２６はプレチャージング回路によってあ
らかじめ選択された電圧レベルにあらかじめ充電され
る。このプレチャージング回路は３つのトランジスタ３
４、３６および５９を含んでいる。トランジスタ３４お
よび３６のソースは好ましくは、供給電圧源Ｖdd／２に
結合され、トランジスタ３４および３６のドレインは各
々、ビット・ライン２４および２６に結合される。トラ
ンジスタ５９のゲートはトランジスタ３４および３６の
ゲートに結合される。トランジスタ５９のソースは一方
のビット・ライン２４に結合され、そのドレインは他方
のビット・ライン２６に結合される。トランジスタ３
４、３６および５９はそれらのゲートでクロック信号Ｔ
1 を受ける。図３Ｂに図示されるとおり、クロック信号
Ｔ1 はトランジスタ３４、３６および５９を動作状態と
するために各メモリ・アクセスの前および後でハイ状態
であり、クロック信号Ｔ1 はトランジスタ３４、３６お
よび５９を非動作状態にするためにメモリ・アクセスの
間はロウ状態である。従って、メモリ・アクセスの間
で、ビット・ライン２４および２６は供給電圧源Ｖdd／
２の電圧まで充電される。
【００１８】２つのセンスアンプのトランジスタ１２お
よび１４のソースは共にノード３８に接続される。ノー
ド３８は一対の接地トランジスタ４０および４２のソー
ス−ドレイン間パスを介して地気若しくは基盤に接続さ
れる。より好ましくは、接地トランジスタ４０および４
２は異なるサイズのものである。トランジスタ４０は狭
いチャネル領域を有する、比較的高い抵抗性のものであ
り、トランジスタ４２は広いチャネル領域を有する比較
的低い抵抗性のものである。トランジスタ４０は一般に
センス動作を開始するためにクロック信号Ｔ2 により、
まず動作状態とされ、トランジスタ４２はこのセンス動
作を完了するためにトランジスタ４０が動作状態となっ
たことに続く所定の遅延の後、クロック信号Ｔ3 により
動作状態とされる。本技術分野の熟練家であれば、この
遅延は性能または信頼性を最適化するために変えられ
得、この遅延はゼロまでに低減され得ることを理解する
であろう。
よび１４のソースは共にノード３８に接続される。ノー
ド３８は一対の接地トランジスタ４０および４２のソー
ス−ドレイン間パスを介して地気若しくは基盤に接続さ
れる。より好ましくは、接地トランジスタ４０および４
２は異なるサイズのものである。トランジスタ４０は狭
いチャネル領域を有する、比較的高い抵抗性のものであ
り、トランジスタ４２は広いチャネル領域を有する比較
的低い抵抗性のものである。トランジスタ４０は一般に
センス動作を開始するためにクロック信号Ｔ2 により、
まず動作状態とされ、トランジスタ４２はこのセンス動
作を完了するためにトランジスタ４０が動作状態となっ
たことに続く所定の遅延の後、クロック信号Ｔ3 により
動作状態とされる。本技術分野の熟練家であれば、この
遅延は性能または信頼性を最適化するために変えられ
得、この遅延はゼロまでに低減され得ることを理解する
であろう。
【００１９】尚、メモリ・セル２７の配列は通常、２つ
の接地トランジスタ４０および４２の数個の組のみを伴
なって構成される。従って、トランジスタ４０および４
２は各センスアンプのために一対のトランジスタ４０お
よび４２を有するより、むしろチップ上のセンスアンプ
１１の一部分に分けられる。図２に図示されるとおり、
４メガビットのＤＲＡＭにおいては、１6,３８４個のセ
ンスアンプ１１となるであろう。より好ましくは一組の
接地トランジスタ４０および４２がおよそ、1,０２４個
のセンスアンプ１１と共働して動作するよう用いられる
だろう。従って、各ＤＲＡＭはおよそ１６組の接地トラ
ンジスタ４０および４２を持つであろう。また、トラン
ジスタ４０および４２の各組は地気バス電圧効果の影響
を最小化するために1,０２４個のセンスアンプ１１に沿
って細分割されるか若しくは細分化され得る。
の接地トランジスタ４０および４２の数個の組のみを伴
なって構成される。従って、トランジスタ４０および４
２は各センスアンプのために一対のトランジスタ４０お
よび４２を有するより、むしろチップ上のセンスアンプ
１１の一部分に分けられる。図２に図示されるとおり、
４メガビットのＤＲＡＭにおいては、１6,３８４個のセ
ンスアンプ１１となるであろう。より好ましくは一組の
接地トランジスタ４０および４２がおよそ、1,０２４個
のセンスアンプ１１と共働して動作するよう用いられる
だろう。従って、各ＤＲＡＭはおよそ１６組の接地トラ
ンジスタ４０および４２を持つであろう。また、トラン
ジスタ４０および４２の各組は地気バス電圧効果の影響
を最小化するために1,０２４個のセンスアンプ１１に沿
って細分割されるか若しくは細分化され得る。
【００２０】さらに、図３を参照してＤＲＡＭ回路１０
の動作を説明する。図３Ａに図示されるとおりＤＲＡＭ
回路１０のためのアクセス・サイクルは列アドレス、ス
トローム（ＲＡＳ）が時間ｔ0 のところで下降した時に
始まる。ワード・ライン３２がアドレス指定される前
に、トランジスタ３４、３６および５９は前に説明した
通り、時間ｔ1 のところで下降するクロック信号Ｔ1 に
より非動作状態となる。ＲＡＳはチップ上のバッファ
（図示ぜず）への列アドレスをゲートし、この列アドレ
スは図３ｃに図示されるように、時間ｔ2 のところでワ
ード・ライン３２のうちの１つを指定するようデコード
される。ワード・ライン３２のうちの１つが指定される
時、高い電圧がそのワード・ライン３２にもたらされ
る。こうして、接続されたトランジスタ２８のゲートは
高い電圧を受ける。この高い電圧はトランジスタ２８を
動作状態とし、トランジスタ２８にその保持キャパシタ
３０の電荷をビット・ライン２４若しくは２６に分与せ
しめる。一方のビット・ライン２４若しくは２６は初期
状態のあらかじめ充電された電圧にとどまり、他方のビ
ット・ライン２６若しくは２４の電圧はアクセスされた
メモリ・セル２７の保持キャパシタ３０が論理“１”
（Ｖdd）若しくは論理“０”（地気）を保持していたか
どうかによって、図３Ｊの曲線４５および４７に図示さ
れるように増加するか若しくは減少する。
の動作を説明する。図３Ａに図示されるとおりＤＲＡＭ
回路１０のためのアクセス・サイクルは列アドレス、ス
トローム（ＲＡＳ）が時間ｔ0 のところで下降した時に
始まる。ワード・ライン３２がアドレス指定される前
に、トランジスタ３４、３６および５９は前に説明した
通り、時間ｔ1 のところで下降するクロック信号Ｔ1 に
より非動作状態となる。ＲＡＳはチップ上のバッファ
（図示ぜず）への列アドレスをゲートし、この列アドレ
スは図３ｃに図示されるように、時間ｔ2 のところでワ
ード・ライン３２のうちの１つを指定するようデコード
される。ワード・ライン３２のうちの１つが指定される
時、高い電圧がそのワード・ライン３２にもたらされ
る。こうして、接続されたトランジスタ２８のゲートは
高い電圧を受ける。この高い電圧はトランジスタ２８を
動作状態とし、トランジスタ２８にその保持キャパシタ
３０の電荷をビット・ライン２４若しくは２６に分与せ
しめる。一方のビット・ライン２４若しくは２６は初期
状態のあらかじめ充電された電圧にとどまり、他方のビ
ット・ライン２６若しくは２４の電圧はアクセスされた
メモリ・セル２７の保持キャパシタ３０が論理“１”
（Ｖdd）若しくは論理“０”（地気）を保持していたか
どうかによって、図３Ｊの曲線４５および４７に図示さ
れるように増加するか若しくは減少する。
【００２１】時間ｔ3 のところで、クロック信号Ｔ2 は
図３Ｄに示されるようにハイレベルとなる。このハイレ
ベルのクロック信号Ｔ2 はトランジスタ４０を動作状態
にする。一旦、動作状態にされるとトランジスタ４０は
ノード３８の電圧を地気方向に引き始める。こうして、
センスアンプ１１の交又結合されトランジスタ１２およ
び１４の再生的な動作が再び始まる。より高い電圧を有
するビット・ライン２４および２６が対抗するトランジ
スタ１４若しくは１２を動作状態にし始めると、より低
い電圧を有するビット・ライン２４若しくは２６にその
ゲートをつなげさせるトランジスタ１４若しくは１２の
導電の総量は増加する。トランジスタ１４若しくは１２
の導電が増加するにつれより低い電圧を有するビット・
ライン２４若しくは２６の電圧はより下がり、そのゲー
トをより低い電圧を有するビット・ライン２４若しくは
２６に接続したトランジスタ１４若しくは１２を非動作
状態にする傾向となる。
図３Ｄに示されるようにハイレベルとなる。このハイレ
ベルのクロック信号Ｔ2 はトランジスタ４０を動作状態
にする。一旦、動作状態にされるとトランジスタ４０は
ノード３８の電圧を地気方向に引き始める。こうして、
センスアンプ１１の交又結合されトランジスタ１２およ
び１４の再生的な動作が再び始まる。より高い電圧を有
するビット・ライン２４および２６が対抗するトランジ
スタ１４若しくは１２を動作状態にし始めると、より低
い電圧を有するビット・ライン２４若しくは２６にその
ゲートをつなげさせるトランジスタ１４若しくは１２の
導電の総量は増加する。トランジスタ１４若しくは１２
の導電が増加するにつれより低い電圧を有するビット・
ライン２４若しくは２６の電圧はより下がり、そのゲー
トをより低い電圧を有するビット・ライン２４若しくは
２６に接続したトランジスタ１４若しくは１２を非動作
状態にする傾向となる。
【００２２】図３Ｅに示されるように、ビット・ライン
２４および２６の電圧はこの期間の間にさらに離れ、時
間ｔ4 のところでクロック信号Ｔ3 はハイレベルとな
る。このハイレベルのクロック信号Ｔ3 はより大きいト
ランジスタ４２を動作状態にする。このより大きいトラ
ンジスタ４２はより小さいトランジスタ４０より低い抵
抗性を有しているのでトランジスタ１２および１４の再
生的な動作のスピードは前述したと同じ一般的な方法で
急速に増加する。ノード３８および下降しつつあるビッ
ト・ライン２４若しくは２６の電圧は大きいトランジス
タ４２が充分に動作状態になったことにより、時間ｔ4
の後、回路地気の方向に急速に下降する。
２４および２６の電圧はこの期間の間にさらに離れ、時
間ｔ4 のところでクロック信号Ｔ3 はハイレベルとな
る。このハイレベルのクロック信号Ｔ3 はより大きいト
ランジスタ４２を動作状態にする。このより大きいトラ
ンジスタ４２はより小さいトランジスタ４０より低い抵
抗性を有しているのでトランジスタ１２および１４の再
生的な動作のスピードは前述したと同じ一般的な方法で
急速に増加する。ノード３８および下降しつつあるビッ
ト・ライン２４若しくは２６の電圧は大きいトランジス
タ４２が充分に動作状態になったことにより、時間ｔ4
の後、回路地気の方向に急速に下降する。
【００２３】時間ｔ4 のところで、若しくはその直後
に、クロック信号Ｔ4 は一対のＰチャネルＭＯＳＦＥＴ
６１および６３のドレインに供給される。トランジスタ
６１および６３の各々のソースはビット・ライン２４若
しくは２６の各々に結合され、トランジスタ６１および
６３の各々のゲートは反対のビット・ライン２６若しく
は２４に結合される。このように、時間ｔ4 の前にクロ
ック信号Ｔ4 がロウレベルである間にトランジスタ６１
および６３の各々はそれらに電流は流れ得ないのでオフ
状態である。時間ｔ4 のところで、クロック信号Ｔ4 が
ハイレベルになると、トランジスタ６１および６３のソ
ースの電圧はトランジスタ６１および６３のゲートおよ
びドレインの電圧より高くなる。従って、トランジスタ
６１若しくは６３のいづれか一方は電流を流し、トラン
ジスタ１２および１４により引き下げられていなかった
ビット・ライン２６若しくは２４を引き上げ始める。こ
のように、図３Ｊの曲線４７により示されるように、一
方のビット・ラインがトランジスタ４０および４２によ
り引き下げられるにつれ、反対のビット・ラインは図３
Ｊの曲線４５により示されるように、トランジスタ６１
若しくは６３によりＶ ddの方向に引き上げられる。
に、クロック信号Ｔ4 は一対のＰチャネルＭＯＳＦＥＴ
６１および６３のドレインに供給される。トランジスタ
６１および６３の各々のソースはビット・ライン２４若
しくは２６の各々に結合され、トランジスタ６１および
６３の各々のゲートは反対のビット・ライン２６若しく
は２４に結合される。このように、時間ｔ4 の前にクロ
ック信号Ｔ4 がロウレベルである間にトランジスタ６１
および６３の各々はそれらに電流は流れ得ないのでオフ
状態である。時間ｔ4 のところで、クロック信号Ｔ4 が
ハイレベルになると、トランジスタ６１および６３のソ
ースの電圧はトランジスタ６１および６３のゲートおよ
びドレインの電圧より高くなる。従って、トランジスタ
６１若しくは６３のいづれか一方は電流を流し、トラン
ジスタ１２および１４により引き下げられていなかった
ビット・ライン２６若しくは２４を引き上げ始める。こ
のように、図３Ｊの曲線４７により示されるように、一
方のビット・ラインがトランジスタ４０および４２によ
り引き下げられるにつれ、反対のビット・ラインは図３
Ｊの曲線４５により示されるように、トランジスタ６１
若しくは６３によりＶ ddの方向に引き上げられる。
【００２４】ノード３８の電圧はクロック信号Ｔ3 がハ
イレベルになった後、ずっと地気に下降しないようにさ
れている。トランジスタ４４はそのソース−ドレイン間
のパスを介してノード３８を電圧Ｖn に接続する。より
好ましくは、電圧Ｖn 、代表的なＶdd、およびトランジ
スタ４４の大きさはおよそ0.３Ｖの抑制電圧Ｖc にノー
ドを保持するように選ばれる。本技術分野の熟練家であ
れば、電圧Ｖn は抑制電圧Ｖc にトランジスタ４４内の
電圧効果分をたしたものに等しいことを理解するであろ
う。クロック信号Ｔはトランジスタ４４のゲートにより
受けられる。図３Ｇに図示されるとおり時間ｔ5 のとこ
ろで、クロック信号Ｔ5 は、ハイレベルとなり、トラン
ジスタ４４を動作状態とする。従って、時間ｔ5 の後
は、トランジスタ４４は下降しつつあるビット・ライン
２４若しくは２６の電圧を抑制電圧Ｖc に抑制し、この
ようにして下降しつつあるビット・ライン２４若しくは
２６の電圧が地気に落ちるのを防ぐ。図２に示されるよ
うにより好ましくは１つのクランピング（抑制）、トラ
ンジスタ４４が接地トランジスタ４０および４２の各組
についてノード３８を抑制するのに用いられる。
イレベルになった後、ずっと地気に下降しないようにさ
れている。トランジスタ４４はそのソース−ドレイン間
のパスを介してノード３８を電圧Ｖn に接続する。より
好ましくは、電圧Ｖn 、代表的なＶdd、およびトランジ
スタ４４の大きさはおよそ0.３Ｖの抑制電圧Ｖc にノー
ドを保持するように選ばれる。本技術分野の熟練家であ
れば、電圧Ｖn は抑制電圧Ｖc にトランジスタ４４内の
電圧効果分をたしたものに等しいことを理解するであろ
う。クロック信号Ｔはトランジスタ４４のゲートにより
受けられる。図３Ｇに図示されるとおり時間ｔ5 のとこ
ろで、クロック信号Ｔ5 は、ハイレベルとなり、トラン
ジスタ４４を動作状態とする。従って、時間ｔ5 の後
は、トランジスタ４４は下降しつつあるビット・ライン
２４若しくは２６の電圧を抑制電圧Ｖc に抑制し、この
ようにして下降しつつあるビット・ライン２４若しくは
２６の電圧が地気に落ちるのを防ぐ。図２に示されるよ
うにより好ましくは１つのクランピング（抑制）、トラ
ンジスタ４４が接地トランジスタ４０および４２の各組
についてノード３８を抑制するのに用いられる。
【００２５】また、時間ｔ5 のところで、クロック信号
Ｔ3 はロウレベルとなり低いインピーダンスのトランジ
スタ４２を非動作状態としてＶn への過度な電流々出を
防ぎ、その一方でクランピング・トランジスタ４４をノ
ード３８が地気に達するのを防ぐ。トランジスタ４２の
大きさおよび導電能力に依存して、トランジスタ４４が
動作状態である時にトランジスタ４２を非動作状態とす
ることはある状況においてはノード３８を抑制する唯一
の方法であるかもしれない。
Ｔ3 はロウレベルとなり低いインピーダンスのトランジ
スタ４２を非動作状態としてＶn への過度な電流々出を
防ぎ、その一方でクランピング・トランジスタ４４をノ
ード３８が地気に達するのを防ぐ。トランジスタ４２の
大きさおよび導電能力に依存して、トランジスタ４４が
動作状態である時にトランジスタ４２を非動作状態とす
ることはある状況においてはノード３８を抑制する唯一
の方法であるかもしれない。
【００２６】ｔ4 およびｔ5 の間の時間はチップ上の他
のクロック信号のタイミングを抑制する簡単な遅延回路
（図示せず）により、若しくはノード３８の電圧をセン
スし、所定の電圧に到達した時にＴ3 およびＴ5 を切り
換える電圧レベル検出器６５により、抑制され得る。し
かしながら、時間ｔ4 およびｔ5 の間の電圧降下の割合
は容易に確定され得るものであり、１つのメモリ・アク
セスと別のメモリ・アクセスとの間で全くの一貫性を有
しているものであるので、遅延回路からのクロック信号
を用いることがより好ましい。その結果、ノード３８は
その都度、Ｖcの所定の抑制電圧に非常に近いところで
抑制される。
のクロック信号のタイミングを抑制する簡単な遅延回路
（図示せず）により、若しくはノード３８の電圧をセン
スし、所定の電圧に到達した時にＴ3 およびＴ5 を切り
換える電圧レベル検出器６５により、抑制され得る。し
かしながら、時間ｔ4 およびｔ5 の間の電圧降下の割合
は容易に確定され得るものであり、１つのメモリ・アク
セスと別のメモリ・アクセスとの間で全くの一貫性を有
しているものであるので、遅延回路からのクロック信号
を用いることがより好ましい。その結果、ノード３８は
その都度、Ｖcの所定の抑制電圧に非常に近いところで
抑制される。
【００２７】例として、高い電圧がビット・ライン２６
に接続されているワード・ライン３２のうちの１つに印
加されたとする。それに接続されたトランジスタ２８の
ゲートは高い電圧を受け動作状態となる。そして、トラ
ンジスタ２８はその保持キャパシタ３０の電荷をビット
・ライン２６に分与する。ビット・ライン２４の電圧は
ほぼ一定にとどまり、アクセスされたメモリ・セル２７
が保持キャパシタ３０に電荷がないという形態で論理
“０”を保持していたとすると、他方のビット・ライン
２６の電圧は降下する。従って、ビット・ライン２６の
電圧はビット・ライン２４の電圧より更に降下するであ
ろう。図３Ｊの曲線４５および４７はアクセス・サイク
ルの間のビット・ライン２４および２６の電圧を各々、
図示している。
に接続されているワード・ライン３２のうちの１つに印
加されたとする。それに接続されたトランジスタ２８の
ゲートは高い電圧を受け動作状態となる。そして、トラ
ンジスタ２８はその保持キャパシタ３０の電荷をビット
・ライン２６に分与する。ビット・ライン２４の電圧は
ほぼ一定にとどまり、アクセスされたメモリ・セル２７
が保持キャパシタ３０に電荷がないという形態で論理
“０”を保持していたとすると、他方のビット・ライン
２６の電圧は降下する。従って、ビット・ライン２６の
電圧はビット・ライン２４の電圧より更に降下するであ
ろう。図３Ｊの曲線４５および４７はアクセス・サイク
ルの間のビット・ライン２４および２６の電圧を各々、
図示している。
【００２８】図３Ｄに示されるように、時間ｔ3 のとこ
ろで、クロック信号Ｔ2 はハイレベルとなる。ハイレベ
ルのクロック信号Ｔ2はトランジスタ４０動作状態にす
る。一旦、動作状態にされると、トランジスタ４０はノ
ード３８の電圧を地気の方向に引き始める。このように
して、センスアンプ１１の交又接続されたトランジスタ
におよび１４の再生的な動作が始まる。ビット・ライン
２４が対向するトランジスタ１４を動作状態にし始める
と、ゲートがビット・ライン２６につなぎ止められてい
るトランジスタ１２の導電量は減少する。トランジスタ
１４の導電が減少するにつれ、ビット・ライン２６の電
圧は更に低下し、ゲートがビット・ライン２６に接続さ
れているトランジスタ１２を非動作状態とする方向とな
る。
ろで、クロック信号Ｔ2 はハイレベルとなる。ハイレベ
ルのクロック信号Ｔ2はトランジスタ４０動作状態にす
る。一旦、動作状態にされると、トランジスタ４０はノ
ード３８の電圧を地気の方向に引き始める。このように
して、センスアンプ１１の交又接続されたトランジスタ
におよび１４の再生的な動作が始まる。ビット・ライン
２４が対向するトランジスタ１４を動作状態にし始める
と、ゲートがビット・ライン２６につなぎ止められてい
るトランジスタ１２の導電量は減少する。トランジスタ
１４の導電が減少するにつれ、ビット・ライン２６の電
圧は更に低下し、ゲートがビット・ライン２６に接続さ
れているトランジスタ１２を非動作状態とする方向とな
る。
【００２９】ビット・ライン２４および２６の電圧はビ
ット・ライン２６の電圧を表わす図３Ｊの曲線４７の少
し下方向の傾斜部分によって図示されているように、こ
の期間に更に離れる。そして、図３Ｅに示されるよう
に、時間ｔ4 のところで、クロック信号Ｔ3 はハイレベ
ルとなる。このハイレベルのクロック信号Ｔ3 はより大
きいトランジスタ４２を動作状態とする。大きいトラン
ジスタは小さいトランジスタ４０より低い抵抗性を有し
ているので、トランジスタ１２の再生的動作の速度は前
述したのと同じ一般的な方法で急速に増加する。ノード
３８および下降するビット・ライン２６の電圧は曲線４
７の急激に下方向に傾斜する部分により図示されるよう
に、時間ｔ4 の後、回路地気の方向により急激に下降す
る。しかしながら、前述したように、トランジスタ４４
はノード３８の電圧はクロック信号Ｔ3 がハイレベルと
なった後、地気に落ちきってしまうのを防ぐ。その代わ
りに、トランジスタ４４はノード３８の電圧を抑制し、
ビット・ライン２６の電圧をおよそ0.３Ｖに抑制する。
ット・ライン２６の電圧を表わす図３Ｊの曲線４７の少
し下方向の傾斜部分によって図示されているように、こ
の期間に更に離れる。そして、図３Ｅに示されるよう
に、時間ｔ4 のところで、クロック信号Ｔ3 はハイレベ
ルとなる。このハイレベルのクロック信号Ｔ3 はより大
きいトランジスタ４２を動作状態とする。大きいトラン
ジスタは小さいトランジスタ４０より低い抵抗性を有し
ているので、トランジスタ１２の再生的動作の速度は前
述したのと同じ一般的な方法で急速に増加する。ノード
３８および下降するビット・ライン２６の電圧は曲線４
７の急激に下方向に傾斜する部分により図示されるよう
に、時間ｔ4 の後、回路地気の方向により急激に下降す
る。しかしながら、前述したように、トランジスタ４４
はノード３８の電圧はクロック信号Ｔ3 がハイレベルと
なった後、地気に落ちきってしまうのを防ぐ。その代わ
りに、トランジスタ４４はノード３８の電圧を抑制し、
ビット・ライン２６の電圧をおよそ0.３Ｖに抑制する。
【００３０】図４のセンスアンプ１１のためのデータ入
／出力パスはデータ・ライン４６および４８によりもた
らされる。データ・ライン４６および４８各々の行選択
トランジスタ５０によって、ビット・ライン２４および
２６に各々、結合される。トランジスタ５０および５２
のソース−ドレイン間のパスはデータ・ライン４６およ
び４８をビット・ライン２４および２６に各々、接続す
る。行選択アドレス・ラインはトランジスタ５０の各々
のゲートに接続される。行選択ラインは行デコーデ（図
示せず）による行アドレスの出力に応じて、多数の行の
中から１つを選択する。行アドレスは図３Ａに図示され
るように、行アドレス・ストローブ（ＣＡＳ）によって
チップの中にゲート入力される。ＣＡＳが低電圧に落ち
た後、トランジスタ５０若しくは５２のうちの選択され
た方のゲートの電圧は時間ｔ6 のところでハイレベルと
なる。従って、トランジスタ５０若しくは５２は動作状
態とされ、データ・ライン４６若しくは４８はその対応
するビット・ライン２４若しくは２６に電荷結合され
る。
／出力パスはデータ・ライン４６および４８によりもた
らされる。データ・ライン４６および４８各々の行選択
トランジスタ５０によって、ビット・ライン２４および
２６に各々、結合される。トランジスタ５０および５２
のソース−ドレイン間のパスはデータ・ライン４６およ
び４８をビット・ライン２４および２６に各々、接続す
る。行選択アドレス・ラインはトランジスタ５０の各々
のゲートに接続される。行選択ラインは行デコーデ（図
示せず）による行アドレスの出力に応じて、多数の行の
中から１つを選択する。行アドレスは図３Ａに図示され
るように、行アドレス・ストローブ（ＣＡＳ）によって
チップの中にゲート入力される。ＣＡＳが低電圧に落ち
た後、トランジスタ５０若しくは５２のうちの選択され
た方のゲートの電圧は時間ｔ6 のところでハイレベルと
なる。従って、トランジスタ５０若しくは５２は動作状
態とされ、データ・ライン４６若しくは４８はその対応
するビット・ライン２４若しくは２６に電荷結合され
る。
【００３１】データ・ライン４６若しくは４８のうちの
１つがその対応するビット・ライン２４若しくは２６に
結合されるので、データ・ライン４６の電圧はデータ・
ライン４８の電圧とは異なるものとなろう。本発明の別
の特徴によると、中間出力バッファ５６は分離が始まっ
た後すぐに、ライン４６および４８上の電圧差をセンス
し、増幅する。しかしながら、前述したセンスアンプ１
１と同様に、出力バッファ５６は下降するデータ・ライ
ン４６若しくは４８の電圧が地気に下降するのを防ぐ。
その代わりに、下降するデータ・ライン４６若しくは４
８の電圧はあらかじめ選択された電圧Ｖx に抑制され
る。
１つがその対応するビット・ライン２４若しくは２６に
結合されるので、データ・ライン４６の電圧はデータ・
ライン４８の電圧とは異なるものとなろう。本発明の別
の特徴によると、中間出力バッファ５６は分離が始まっ
た後すぐに、ライン４６および４８上の電圧差をセンス
し、増幅する。しかしながら、前述したセンスアンプ１
１と同様に、出力バッファ５６は下降するデータ・ライ
ン４６若しくは４８の電圧が地気に下降するのを防ぐ。
その代わりに、下降するデータ・ライン４６若しくは４
８の電圧はあらかじめ選択された電圧Ｖx に抑制され
る。
【００３２】図４に図示されるとおり、中間出力バッフ
ァ５６は一対のトランジスタ５８および６０を含む。ト
ランジスタ５８および６０のゲートはノード６４および
６２のところで、各々対向するドレインに交又結合され
ている。換言すると、トランジスタ５８のゲートはトラ
ンジスタ６０のドレインに接続され、同様にトランジス
タ６０のゲートはトランジスタ５８のドレインに接続さ
れている。また、トランジスタ５８および６０のドレイ
ンは各々、プレ・チャージング・トランジスタ６６およ
び６８を介して電圧供給源Ｖdd／２に接続される。プレ
・チャージング・トランジスタ６６および６８は図３Ａ
に図示されるように、クロック信号Ｔ1 により動作状態
となったり、非動作状態となったりする。
ァ５６は一対のトランジスタ５８および６０を含む。ト
ランジスタ５８および６０のゲートはノード６４および
６２のところで、各々対向するドレインに交又結合され
ている。換言すると、トランジスタ５８のゲートはトラ
ンジスタ６０のドレインに接続され、同様にトランジス
タ６０のゲートはトランジスタ５８のドレインに接続さ
れている。また、トランジスタ５８および６０のドレイ
ンは各々、プレ・チャージング・トランジスタ６６およ
び６８を介して電圧供給源Ｖdd／２に接続される。プレ
・チャージング・トランジスタ６６および６８は図３Ａ
に図示されるように、クロック信号Ｔ1 により動作状態
となったり、非動作状態となったりする。
【００３３】トランジスタ５８および６０のソースは相
互ノード７０に接続されている。また、接地トランジス
タ７２のソースはノード７０に接続され、接地トランジ
スタ７２のドレインは地気に接続されている。接地トラ
ンジスタ７２はセンスアンプ１１のトランジスタ４０お
よび４２と同じように機能し、ノード７０を地気の方向
に引き下げたり、トランジスタ５８および６０の動作を
開始させたりする。トランジスタ７２のゲートは図３Ｈ
に図示されるように、選択されたトランジスタ５０若し
くは５２のゲートの行アドレス信号がハイレベルになっ
た後まもなく、ハイレベルとなるクロック信号Ｔ6 によ
り駆動される。これにより下降しつつあるデータ・ライ
ン４６若しくは４８の電圧を地気方向に引き下げられる
こととなる。
互ノード７０に接続されている。また、接地トランジス
タ７２のソースはノード７０に接続され、接地トランジ
スタ７２のドレインは地気に接続されている。接地トラ
ンジスタ７２はセンスアンプ１１のトランジスタ４０お
よび４２と同じように機能し、ノード７０を地気の方向
に引き下げたり、トランジスタ５８および６０の動作を
開始させたりする。トランジスタ７２のゲートは図３Ｈ
に図示されるように、選択されたトランジスタ５０若し
くは５２のゲートの行アドレス信号がハイレベルになっ
た後まもなく、ハイレベルとなるクロック信号Ｔ6 によ
り駆動される。これにより下降しつつあるデータ・ライ
ン４６若しくは４８の電圧を地気方向に引き下げられる
こととなる。
【００３４】下降するデータ・ライン４６若しくは４８
の電圧を地気より上に抑制するために、トランジスタ７
４はあらかじめ選択された電圧Ｖn とノード７０との間
でソース−ドレイン接続される。トランジスタ７４のゲ
ートはクロック信号Ｔn を受ける。図３Ｉに図示される
ように、時間ｔ7 のところで、クロック信号Ｔ7 はハイ
レベルとなり、トランジスタ７４を動作状態にする。ト
ランジスタ７４が動作状態である間、ノード７０はあら
かじめ選択された電圧Ｖn に維持され、その結果、下降
するデータ・ライン４６若しくは４８の電圧はクランピ
ング（抑制）電圧Ｖc を下回ることはありえない。
の電圧を地気より上に抑制するために、トランジスタ７
４はあらかじめ選択された電圧Ｖn とノード７０との間
でソース−ドレイン接続される。トランジスタ７４のゲ
ートはクロック信号Ｔn を受ける。図３Ｉに図示される
ように、時間ｔ7 のところで、クロック信号Ｔ7 はハイ
レベルとなり、トランジスタ７４を動作状態にする。ト
ランジスタ７４が動作状態である間、ノード７０はあら
かじめ選択された電圧Ｖn に維持され、その結果、下降
するデータ・ライン４６若しくは４８の電圧はクランピ
ング（抑制）電圧Ｖc を下回ることはありえない。
【００３５】また、図５に図示されるように、中間出力
バッファ５６はトランジスタ５０および５２が時間ｔ6
のところでクロック信号Ｔ8 により動作状態にされた後
に、ライン４６および４８上の電圧差を増幅する差動セ
ンスアンプ９７を含むようにしてもよい。トランジスタ
５０および５２はビット・ライン２４および２６の電荷
を各々、ライン４６および４８に転送する。トランジス
タ９８および１００はビット・ライン２４および２６上
のデータがトランジスタ１０２および１０４を動作状態
にすることによって書き込まれるときに、差動センスア
ンプ９７のための適正なバイアス・レベルをもたらし、
ビット・ライン２４および２６の電圧が地気に達するの
を防ぐような大きさにされる。
バッファ５６はトランジスタ５０および５２が時間ｔ6
のところでクロック信号Ｔ8 により動作状態にされた後
に、ライン４６および４８上の電圧差を増幅する差動セ
ンスアンプ９７を含むようにしてもよい。トランジスタ
５０および５２はビット・ライン２４および２６の電荷
を各々、ライン４６および４８に転送する。トランジス
タ９８および１００はビット・ライン２４および２６上
のデータがトランジスタ１０２および１０４を動作状態
にすることによって書き込まれるときに、差動センスア
ンプ９７のための適正なバイアス・レベルをもたらし、
ビット・ライン２４および２６の電圧が地気に達するの
を防ぐような大きさにされる。
【図１】本発明の一実施例によるセンスアンプを有する
折り返されたダイナミック・メモリ・セル配列の概略図
である。
折り返されたダイナミック・メモリ・セル配列の概略図
である。
【図２】接地および抑制装置に対するセンスアンプのよ
り好ましい比率を主に示す４メガビットのメモリの一部
分の概略図である。
り好ましい比率を主に示す４メガビットのメモリの一部
分の概略図である。
【図３】図１の装置の動作の期間に発生する電圧波形な
どのための時間対事象の関係を示すタイミング図であ
る。
どのための時間対事象の関係を示すタイミング図であ
る。
【図４】本発明による中間出力バッファの概略図であ
る。
る。
【図５】本発明による別の中間出力バッファの概略図で
ある。
ある。
Claims (23)
- 【請求項１】 ダイナミックメモリーの一領域に保持さ
れた情報をセンスするための装置であって、 選択されたメモリの領域に結合されている一対のビット
・ラインに接続され、前記ビット・ラインの電位差をセ
ンスし、前記センスされた電位差に対応する大きさを有
する信号をもたらすためのセンスアンプと、 前記一対のビット・ラインに結合されており、前記ビッ
ト・ラインのいづれか一方の電圧が参照電位に到達する
のを防ぐためのクランピング回路と、 を備えた装置。 - 【請求項２】 前記センスアンプは各々が共通ノードに
接続されたソース、前記一対のビット・ラインのうちの
１つのビット・ラインに接続されたドレイン、およびゲ
ートを備えた第１および第２の交又結合されたトランジ
スタ、前記第１の交又結合されたトランジスタのゲート
は前記第２の交又結合されたトランジスタのドレインに
接続されており、前記第２の交又結合されたトランジス
タのゲートは前記第１の交又結合されたトランジスタの
ドレインに接続されており、 前記共通ノードに結合されたソース、参照電位に結合す
るようにされたドレインおよび第１のクロック信号を受
けるようにされているゲートを備えた第１の接置トラン
ジスタ、前記第１の接置トランジスタは前記第１のクロ
ック信号を受けることに応じて、前記共通ノードを前記
参照電位に結合し、これにより、第１のあらかじめ選択
された割合で前記参照電位に対する前記共通ノードのと
ころの電圧を変え、且つ前記共通ノードに結合されたソ
ース、参照電位に結合するようにされたドレインおよび
第２のクロック信号を受けるようにされているゲートを
備えた第２の接地トランジスタ、前記第２の接地トラン
ジスタは前記第２のクロック信号を受けることに応じ
て、前記共通ノードを前記参照電位に結合し、これによ
り、第２のあらかじめ選択された割合で前記参照電位に
対する前記共通ノードのところの前記電圧を変え、前記
第２のあらかじめ選択された割合は前記第１のあらかじ
め選択された割合より速いことを特徴とする請求項１に
記載の装置。 - 【請求項３】 前記クランピング回路は前記共通ノード
に結合されたソースとあらかじめ選択された電圧源に結
合するようにされているドレインと起動信号を受けるよ
うにされているゲートとを備えたクランピング・トラン
ジスタであって、 前記起動信号を受けたことに応じて、前記共通ノードの
ところの前記電圧が前記参照電位に実質的に等しくなる
のを防ぐために前記共通ノードを前記あらかじめ選択さ
れた電圧に結合するクランピング・トランジスタを含む
請求項２に記載の装置。 - 【請求項４】 前記第２のクロック信号は前記クランピ
ング回路が前記起動信号を受けるのとほぼ同時に前記第
２の接地トランジスタを前記参照電位から切り離すこと
を特徴とする請求項３に記載の装置。 - 【請求項５】 前記クランピング回路は起動信号に応じ
て前記一対のビット・ラインをあらかじめ選択された電
圧源に結合し、これにより前記ビット・ラインのいづれ
か一方の電圧が前記あらかじめ選択された電圧より降下
するのを防ぐことを特徴とする請求項１に記載の装置。 - 【請求項６】 前記あらかじめ選択された電圧はおよそ
0.３ボルトであることを特徴とする請求項５に記載の装
置。 - 【請求項７】 複数のダイナミック・メモリ・セルのう
ちの選択された１つに保持された情報をセンスするため
のセンスアンプであって、 各々が共通ノードに結合されたソースと前記複数のメモ
リ・セルに選択的に接続されるビット・ラインの各々に
結合されるドレインとゲートとを備えた第１および第２
の交又結合されたトランジスタ、前記第１の交又結合さ
れたトランジスタのゲートは前記第２の交又結合された
トランジスタのドレインに結合されており、前記第２の
交又結合されたトランジスタのゲートは前記第１の交又
結合されたトランジスタのドレインに結合されており、 前記共通ノードと参照電位との間に結合され、クロック
信号を受けたことに応じて、前記共通ノードを前記参照
電位に結合するようにされている接地回路、且つ前記共
通ノードとあらかじめ選択された電圧との間に結合され
起動信号を受けたことに応じて前記共通ノードを前記あ
らかじめ選択された電圧に結合し、これにより前記共通
ノードのところの電圧が前記参照電位に到達するのを防
ぐクランピング回路から成ることを特徴とするアンプ。 - 【請求項８】 前記接地回路は前記共通ノードに接続さ
れたノードと参照電位に接続されるようにされたドレイ
ンと第１のクロック信号を受けるようにされたゲートと
を備え、前記第１のクロック信号を受けることに応じて
前記共通ノードを前記参照電位に結合し、これにより第
１のあらかじめ選択された割合で前記参照電位に対する
前記共通ノードのところの電圧を変える第１の接地トラ
ンジスタと、 前記共通ノードに接続されたノードと前記参照電位に接
続されるようにされたドレインと第２のクロック信号を
受けるようにされたゲートとを備え、前記第２のクロッ
ク信号を受けることに応じて前記共通ノードを前記参照
電位に結合し、これにより第２のあらかじめ選択された
割合で前記参照電位に対する前記共通ノードのところの
前記電圧を変え、前記第２のあらかじめ選択された割合
は前記第１のあらかじめ選択された割合より速い第２の
接地トランジスタとを備えた接地回路。 - 【請求項９】 前記第２のクロック信号は前記クランピ
ング回路が前記起動信号を受けるのとほぼ同時に前記第
２の接地トランジスタを前記参照電位から切り離すこと
を特徴とする請求項８に記載の装置。 - 【請求項１０】 前記クランピング回路は前記共通ノー
ドに結合されたソースとあらかじめ選択された電圧源に
結合するようにされているドレインと起動信号を受ける
ようにされているゲートとを備えたクランピング・トラ
ンジスタであって、前記クランピング・トランジスタは
前記起動信号を受けたことに応じて、前記共通ノードの
ところの前記電圧が前記参照電位に実質的に等しくなる
のを防ぐために前記共通ノードを前記あらかじめ選択さ
れた電圧に結合するクランピング・トランジスタを含む
請求項７に記載の装置。 - 【請求項１１】 前記あらかじめ選択された電圧はおよ
そ0.３ボルトであることを特徴とする請求項１０に記載
の装置。 - 【請求項１２】 行および列に配列され、前記行に沿っ
て伸びる行ラインおよび前記列に沿って伸びる列ライン
に結合されているメモリ・セルの配列と、 アクセス・トランジスタおよび保持キャパシタを備え、
前記アクセス・トランジスタは前記保持キャパシタと前
記列ラインのうちの１つとの間に結合されるソース−ド
レイン間のパスおよび前記行ラインのうちの１つに結合
されたゲートとを備えるような前記メモリ・セルの各々
と、 各々が共通ノードと前記列ラインの前記対のうちの１つ
との間に結合されたソース−ドレイン間のパスを有する
一対のトランジスタを備えた、前記列ラインの選択され
た対に選択的に結合される複数のセンスアンプと、 前記共通ノードに接続されたノードと参照電位に接続さ
れるようにされたドレインと第１のクロック信号を受け
るようにされたゲートとを備え、前記第１のクロック信
号を受けることに応じて前記共通ノードを前記参照電位
に結合し、これにより第１のあらかじめ選択された割合
で前記参照電位に対する前記共通ノードのところの電圧
を変える第１の接地トランジスタと、 前記共通ノードに接続されたノードと前記参照電位に接
続されるようにされたドレインと第２のクロック信号を
受けるようにされたゲートとを備え、前記第２のクロッ
ク信号を受けることに応じて前記共通ノードを前記参照
電位に結合し、これにより第２のあらかじめ選択された
割合で前記参照電位に対する前記共通ノードのところの
前記電圧を変え、前記第２のあらかじめ選択された割合
は前記第１のあらかじめ選択された割合より速い第２の
接地トランジスタと、 前記共通ノードに結合されたソースとあらかじめ選択さ
れた電圧源に結合するようにされているドレインと起動
信号を受けるようにされているゲートとを備えたクラン
ピング・トランジスタであって、前記共通ノードのとこ
ろの前記電圧が前記参照電位に実質的に等しくなるのを
防ぐために、前記起動信号を受けたことに応じて、前記
共通ノードを前記あらかじめ選択された電圧に結合する
クランピング・トランジスタとを含むダイナミック・メ
モリ装置。 - 【請求項１３】 前記第２のクロック信号は前記クラン
ピング回路が前記起動信号を受けるのとほぼ同時に前記
第２の接地トランジスタを前記参照電位から切り離すこ
とを特徴とする請求項１２に記載のアンプ。 - 【請求項１４】 前記クランピング・トランジスタは前
記共通ノードのところの前記電圧が前記あらかじめ選択
された電圧より降下することを防ぐために、前記共通ノ
ードを前記あらかじめ選択された電圧に選択的に結合す
ることを特徴とする請求項１２に記載のアンプ。 - 【請求項１５】 前記あらかじめ選択された電圧はおよ
そ0.３ボルトであることを特徴とする請求項１４に記載
のアンプ。 - 【請求項１６】 ダイナミック・メモリ内に保持された
情報をセンスするための方法であって、 センスアンプの１つの選択された抵抗パスを介して一対
の電圧出力するビット・ラインを参照電位に結合し、 前記一対のビット・ラインのうちのいづれか一方の電圧
が参照電位に到達するのを防ぐステップを含む方法。 - 【請求項１７】 前記結合するステップは前記センスア
ンプに接続されたソースと前記参照電位に接続されたド
レインとクロック信号を受けるように接続されたゲート
とを備えた第１の接地トランジスタに前記第１のクロッ
ク信号を供給し、前記第１の接地トランジスタは前記第
１のクロック信号を受けたことに応じて、前記一対のビ
ット・ラインを前記参照電位に結合し、 第１のあらかじめ選択された割合で前記参照電位に対す
る前記一対のビット・ラインのうちの１つの電圧を変化
させるステップを含む請求項１６に記載の方法。 - 【請求項１８】 前記結合するステップは前記センスア
ンプに接続されたソースと前記参照電位に接続されたド
レインとクロック信号を受けるように接続されたゲート
とを備えた第２の接地トランジスタに前記第２のクロッ
ク信号を供給し、前記第２の接地トランジスタは前記第
２のクロック信号を受けたことに応じて、前記一対のビ
ット・ラインを前記参照電位に結合し、 第２のあらかじめ選択された割合で前記参照電位に対す
る前記一対のビット・ラインのうちの１つの電圧を変化
させる、尚、前記第２のあらかじめ選択された割合は前
記第１のあらかじめ選択された割合より速い、 ステップをさらに含む請求項１７に記載の方法。 - 【請求項１９】 前記防ぐステップは前記共通ノードと
あらかじめ選択された電圧源との間に結合されているク
ランピング回路に第３のクロック信号を供給し、前記ク
ランピング回路は前記一対のビット・ラインのうちの前
記１つの電圧が前記参照電位に実質的に等しくなるのを
防ぐために、前記共通ノードを前記あらかじめ選択され
た電圧源に選択的に結合するステップを含む請求項１８
に記載の方法。 - 【請求項２０】 ダイナミック・メモリ装置を動作させ
る方法であって、前記メモリ装置は複数のメモリ・セル
に接続された複数のビット・ラインおよび複数のセンス
アンプを備え、各センスアンプは共通ノードと一対の各
ビット・ラインとの間にソース−ドレイン接続され、各
ビット・ラインの前記対のうちの１つの電圧を前記共通
ノードに選択的に結合するようにされている一対の交又
結合されたトランジスタを備えており、 第１のあらかじめ選択された時間で高い抵抗性のパスを
介して前記共通ノードを参照電位に結合し、 前記第１のあらかじめ選択された時間の後の第２のあら
かじめ選択された時間により低い抵抗性のパスを介して
前記共通ノードを前記参照電位に結合し、 前記共通ノードが前記参照電位まで放電してしまうまで
に、前記参照電位とは異なるあらかじめ選択された電圧
レベルに、前記共通ノードの電圧を抑制するステップを
含む方法。 - 【請求項２１】 前記結合するステップは前記共通ノー
ドに接続されたソースと前記参照電位に結合されたドレ
インと前記第１のクロック信号を受けるよう結合された
ゲートとを備えた第１の接地トランジスタに第１のクロ
ック信号を供給し、前記第１の接地トランジスタは前記
第１のクロック信号を受けたことに応じて前記共通ノー
ドを前記参照電位に結合し、 第１のあらかじめ選択された割合で前記参照電位に対す
る前記共通ノードの電圧を変えるステップを含む請求項
２０に記載の方法。 - 【請求項２２】 結合の前記第２のステップは前記共通
ノードに接続されたソースと前記参照電位に結合された
ドレインと前記第２のクロック信号を受けるように結合
されたゲートとを備えた第２の接地トランジスタに第２
のクロック信号を供給し、前記第２の接地トランジスタ
は前記第２のクロック信号を受けたことに応じて前記共
通ノードを前記参照電位に結合し、 第２のあらかじめ選択された割合で前記参照電位に対す
る前記共通ノードの電圧を変える、尚前記第２のあらか
じめ選択された割合は前記第１のあらかじめ選択された
割合より速いステップを含む請求項２０に記載の方法。 - 【請求項２３】 前記抑制するステップは前記共通ノー
ドに接続されたソースとあらかじめ選択された電圧源に
結合されたドレインと前記第３のクロック信号を受ける
よう結合されたゲートとを備えたクランピング・トラン
ジスタに第３のクロック信号を供給し、 前記クランピング・トランジスタは前記共通ノードの電
圧が前記あらかじめ選択された電圧より下に降下するの
を防ぐために、前記共通ノードを前記あらかじめ選択さ
れた電圧源に選択的に結合するステップを含む請求項２
２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/680588 | 1991-04-04 | ||
| US07/680,588 US5325331A (en) | 1991-04-04 | 1991-04-04 | Improved device for sensing information store in a dynamic memory |
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| JPH0589677A true JPH0589677A (ja) | 1993-04-09 |
| JP3354955B2 JP3354955B2 (ja) | 2002-12-09 |
Family
ID=24731706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08242992A Expired - Fee Related JP3354955B2 (ja) | 1991-04-04 | 1992-04-03 | Ｄｒａｍをリフレッシュするための方法および装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3354955B2 (ja) |
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