JPH0583030B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は２フイールドの隣接する順次の３ライ
ンに略々対応するビデオ信号を供給するビデオ信
号源に結合された３個の入力端子と１個の出力端
子を有すると共に決定回路によつて駆動し得る動
き適応形選択回路を具える飛越し走査ビデオ信号
を処理するビデオ信号処理回路に関するものであ
る。

ライン数２倍器として設計された上述のタイプ
のビデオ信号処理回路が「Radio Memtor
Electronik」No.５，1975，p.196から既知である。
この回路においては選択回路の第１入力端子をビ
デオ信号源に直結し、第２入力端子を１ライン期
間の遅延を有する遅延回路を経てビデオ信号源に
結合し、第３入力端子を１フイールド−半ライン
期間の遅延を有する遅延回路を経てビデオ信号源
に結合している。選択回路はその第１及び第２入
力端子に結合された加算回路を含み、この加算回
路の出力端子を切換スイツチの一方の入力端子に
接続し、このスイツチの他方の入力端子を選択回
路の第３入力端子に結合し、このスイツチの出力
端子を選択回路の出力端子に結合している。選択
回路はこの切換スイツチは決定回路として働く動
き検出回路により駆動される。この検出回路はビ
デオ信号源により供給される２個の順次の画像の
ビデオ信号を比較する。

この従来のビデオ信号処理回路はライン数２倍
器に使用し得るのみである。そして、この従来の
回路では静止画の場合には、選択回路が現フイー
ルドのライン間に位置する前フイールドのライン
を補間ラインとして出力し、ライン数２倍器がこ
の補間ラインを現フイールドラインと合成して２
倍のライン数を発生し、動画の場合には選択回路
が加算回路により得られる現フイールドの隣接ラ
インの平均を補間ラインとして出力し、ライン数
２倍器がこの補間ラインを現フイールドラインと
合成して２倍のライン数を発生する。この場合に
は妨害現象が生ずる。その理由は、動きのある場
合に得られる補間ラインは加算回路により得られ
る現フイールドの隣接ラインの平均であるので、
鮮鋭度の低下を示すためである。

本発明の目的は、妨害現象が少なく一層良好な
画像を生ずる異なるタイプの選択回路及び決定回
路を有する非線形フイルタ回路を具え、他の多く
のタイプのビデオ信号処理にも適用し得るビデオ
信号処理回路を提供することにある。

この目的のために、本発明は２フイールドの隣
接する順次の３ラインに略々対応するビデオ信号
を供給する信号源に結合された３個の入力端子と
１個の出力端子を有すると共に決定回路によつて
駆動し得る動き適応形選択回路を有する非線形フ
イルタ回路を具える飛越し走査ビデオ信号を処理
するビデオ信号処理回路において、前記決定回路
は前記選択回路の３個の入力端子にそれぞれ結合
された３個の入力端子を有すると共に、任意の瞬
時において選択回路の３個の入力端子のどの端子
に供給されたビデオ信号の振幅がこれら３個の入
力端子の信号振幅の平均値に最も近いかを決定す
るよう構成し、且つ前記選択回路は前記決定回路
の制御の下で決定された入力端子をその出力端子
に結合する回路を具えていることを特徴とする。

このような構成を採用したことにより、本発明
ビデオ信号処理回路は静止画においても動画にお
いても飛越し走査の結果生ずる妨害現象の著しい
低減を生ずることが確かめられた。これは、本発
明では２フイールドの順次の３ラインのビデオ信
号のうちでこれらビデオ信号の平均値に最も近い
ものを出力信号として選択して出力し、このよう
な選択により得られた値は従来の平均処理により
得られた値と比較して鮮鋭度の低下を示さないた
めである。また、後に種々の実施例につき詳述す
るように、本発明ビデオ信号処理回路は、例えば
ライン数２倍又はライン数半減及びその他のライ
ン数変換、フイールド数変換、ノイズ抑圧、差分
パルス変調信号の復号化、ビデオレコードプレー
ヤによる静止画表示、及び垂直輪郭補正等のよう
な凡ゆる種類の動き補償ビデオ信号処理にも好適
である。更に、動き補償のために高価なフル画像
メモリを具える複雑な動き検出器が最早必要なく
なる。

本発明のこれらの特徴及び他の特徴は以下に記
載する種々の実施例の説明から明らかになる。

図面につき本発明を説明する。

第１図において、例えば静止画表示におけるよ
うにビデオレコードプレーヤにより飛越し走査テ
レビジヨンの静止画から生ぜしめられるビデオ信
号が入力端１に供給される。このビデオ信号は画
像毎には同じであるがフイールド毎には通常相違
する。画像の２フイールドを以後ＡおよびＢで表
す。

入力端１は選択回路５の入力端３に接続されか
つ１フイールド周期から1/2ライン周期を引いた
期間の遅延を有する遅延回路７を経て選択回路５
の入力端９に接続されている。この選択回路５の
入力端１１は１ライン周期の遅延を有する遅延回
路１３と前記の遅延回路７とを経て入力端１に接
続されている。

選択回路５のこれら入力端３，９および１１は
スイツチ１５，１７および１９をそれぞれ経て選
択回路５の出力端２１に接続されている。これら
スイツチ１５，１７および１９は駆動信号入力端
２３，２５および２７をそれぞれ有しており、こ
れらは選択回路５の駆動信号組合せ入力部を構成
し、論理回路３７の出力端３１，３３および３５
を有する決定回路２９の駆動信号出力部に接続さ
れている。

例えばゲート回路或いは読出し専用メモリとし
うるこの論理回路３７は３つの入力端３９，４
１，４３を有しており、これら入力端は３つの比
較回路４５，４７，４９の出力端でもある。この
比較回路４５の入力端５１および５３は選択回路
５の入力端１１および３にそれぞれ接続されてい
る。比較回路４７の入力端５５および５７は選択
回路５の入力端１１および９にそれぞれ接続さ
れ、比較回路４９の入力端５９および６１は選択
回路５の入力端９および３にそれぞれ接続されて
いる。

選択回路５の出力端２１は切換スイツチ６５の
入力端６３に接続され、この切換スイツチの他の
入力端６７は入力端１に接続され、この切換スイ
ツチの出力端６８はビデオ信号処理回路の出力端
を構成する。切換スイツチ６５の駆動信号入力端
６９にはフレーム周波数、即ちフイールド周期の
２倍の周期を有する矩形波状スイツチング信号が
供給されるため、この切換スイツチ６４はこのス
イツチング信号の一方の半周期中一方の位置に、
他方の半周期中他方の位置に切換えられて、フイ
ールドＢからのビデオ信号の処理中図示の位置に
なり、フイールドＡからのビデオ信号の処理中図
示とは異なる位置になる。この状態は互いに逆の
位相を有する信号により得られる。

選択回路５は決定回路２９と相俟つて非線形フ
イルタ回路７１を構成し、この回路７１により選
択回路５の入力端３，９および１１における信号
の平均値に最も近いこれら入力端３，９或いは１
１のいずれか１つにおける信号を出力端２１に生
ぜしめる。

順次の２フイールドの、上下に隣接する３つの
画素から生じる信号ｐ，ｑおよびｒが選択回路５
の入力端３，９および１１に存在し、この場合、
信号ｐは現在のフイールドの中央の画素を表し、
信号ｑおよびｒはこの画素の上下にそれぞれ位置
する前のフイールドの画素をそれぞれ表す。論理
回路３７の入力端４３，４１，３９における信号
をそれぞれｘ，ｙおよびｚで表すと、以下の表が
満足される。

ｘ ｙ ｚ ０ ０ ０ ｄ ｄ ｄ ０ ０ １ ０ １ ０ ０ １ ０ １ ０ ０ ０ １ １ ０ ０ １ １ ０ ０ ０ ０ １ １ ０ １ １ ０ ０ １ １ ０ ０ １ ０ １ １ １ ｄ ｄ ｄ この表において、 ｐ＞ｑに対しｘ＝０、ｐ≦ｑに対しｘ＝１ ｑ＞ｒに対しｙ＝０、ｑ≦ｒに対しｙ＝１ ｒ＞ｐに対しｚ＝０、ｒ≦ｐに対しｚ＝１ であり、，およびは決定回路３７の出力端
３１，３３および３５におけ信号により達成され
る選択回路５のスイツチ１５，１７および１９の
所望位置をそれぞれ示し、数値０は非閉成位置を
示し、数値１は閉成位置を示す。

記号ｄはどのスイツチを閉じてもかまわないと
いうことを意味する。論理回路３７に対し読出し
専用メモリを用いる場合には、この目的の為に例
えばスイツチを選択することができる。論理回
路３７に対しゲート回路を用いる場合には、例え
ばｘ＝ｙ＝ｚ＝０に対しスイツチを選択し、ｘ
＝ｙ＝ｚ＝１に対しスイツチを選択することが
でき、その結果以下の論理式が成立つ。

＝x′z′＋xy′z ＝x′y′z＋xyz′ ＝yz＋xy′z′ これらの式において、ダツシユ符合は反転を表
す。

非線形フイルタ回路７１をこのように用いる
と、フイールド周期当りのライン数を減少させる
ことなく、画像周波数で生じるフリツカ効果を無
くすことができる。他のいかなる既知の回路に較
べ静止画表示における画像印象を良好にうしると
いうことを確かめた。

入力端１と選択回路５の入力端１１との間の遅
延回路７および１３の直列回路の代わりに、１フ
イールド周期と1/2ライン周期との和の遅延を有
する１個の遅延回路を用いることができること明
らかである。

遅延回路７および１３の位置を交換すれば上述
したビデオ信号処理回路は飛越し走査画像を非飛
越走査画像に変換する場合のラインフリツカを減
少させるのに用いることができ、これは、フイー
ルドからフイールドへの画像表示管の垂直偏向
を、切換スイツチ６５が図示の位置Ｂにある際に
原フイールドの1/2ライン距離に亘る、従つて原
画像の１画像ライン距離に亘る垂直偏向が追加さ
れるように適合させることにより行われる。

第１図と対応する部分には同一符合を付して示
す本発明の他の例の第２図において、入力端１は
並列フイルタ回路７５の入力端７３に接続されて
いる。この入力端１には第１図の場合と同じ信号
が供給される。この並列フイルタ回路７５の入力
端７３は当該フイルタ回路７５の一部を構成する
くし形フイルタ回路７７の入力端でもある。この
くし形フイルタ回路７７の他の入力端でもあるこ
の並列フイルタ回路７５の他の入力端７９は切換
スイツチ８１を経て入力端１に或いは１フイール
ド周期から1/2ライン周期を引いた遅延時間の遅
延回路８３の出力端に接続することができ、この
遅延回路８３の入力端は入力端１に接続されてい
る。切換スイツチ８１はその入力８５に供給され
る1/2フイールド周波数のスイツチング信号によ
り駆動され、従つてこの切換スイツチ８１は、フ
イールドＡの信号が入力端１に生じる際に図示と
は異なる位置を占め、フイールドＢの信号が生じ
る際に図示の位置を占めるものとする。

くし形フイルタ回路７７の入力端７３および７
９には、各々が１ライン周期の遅延時間を有する
遅延素子８７，８９，９１，９３の直列回路およ
び同じく各々１ライン周期遅延時間を有する遅延
素子９５，９７，９９，１０１の直列回路がそれ
ぞれ接続されている。遅延素子８７，８９，９
１，９３および９５，９７，９９，１０１の出力
端は係数回路１０３，１０５，１０７，１０９お
よび１１１，１１３，１１５，１１７を経て加算
回路１９１および１２１にそれぞれ接続され、か
つ係数回路１２３，１２５，１２７，１２９およ
び１３１，１３３，１３５，１３７を経て加算回
路１３９および１４１にそれぞれ接続されてい
る。更に、遅延回路８７および９５の入力端は係
数回路１４３および１４５を経て加算回路１３９
および１４１にそれぞれ接続されている。

加算回路１３９および１２１の出力端１４７お
よび１４９は加算回路１５５の入力端１５１およ
び１５３にそれぞれ接続され、この加算回路１５
５の出力端１５７はくし形フイルタ回路７７の出
力端でもあり、この出力端１５７は非線形フイル
タ回路７１の入力端３および減算回路１６１の反
転入力端１５９に接続され、この減算回路１６１
の非反転入力端１６３は遅延素子８９の出力端に
接続され、この減算回路の出力端１６５はくし形
フイルタ回路７７の出力端を構成する。

加算回路１１９および１４１の出力端１６７お
よび１６９は加算回路１７５の入力端１７１およ
び１７３にそれぞれ接続され、この加算回路１７
５の出力端１７７はくし形フイルタ回路７７の出
力端を構成し、この出力端が非線形フイルタ回路
７１の入力端９に直接接続され、且つ１ライン周
期の遅延時間を有する遅延回路１７９を経て非線
形フイルタ回路７１の入力端１１に接続されてい
る。

並列フイルタ回路７５の出力端でもあるくし形
フイルタ回路７７の出力端１８１は遅延素子９７
の出力端および切換スイツチ６５の入力端６７に
接続され、この切換スイツチの入力端６３は並列
フイルタ回路７７の出力端でもある加算回路１８
５の出力端１８３に接続されている。加算回路１
８５の入力端１８７は非線形フイルタ回路７１の
出力端に接続され、他の入力端１８９は減算回路
１６１の出力端１６５に接続されている。

フイールドＡが生じている間、切換スイツチ８
１および６５は例えば図示とは異なる位置を占め
ているものとする。この場合、入力端１における
信号に対し２ライン周期に亘つて遅延された信号
が切換スイツチ６５の出力端６８に供給され、こ
の信号は他の処理がされていない。

この場合、フイールドＢの発生中切換スイツチ
８１および６５は図示の位置にある。従つて、く
し形フイルタ回路７７および非線形フイルタ回路
７１が動作する。

従つて、２ライン周期に亘つて遅延された現在
のフイールドの信号にほぼ一致し、くし形に濾波
された信号がくし形フイルタ回路７７の出力端１
５７に現れる。これと同時に、出力端１５７にお
ける信号が対応する現在のフイールドのラインの
すぐ下に位置する前のフイールドのラインから２
ライン周期に亘つて遅延された信号にほぼ一致
し、くし形に濾波された信号がくし形フイルタ回
路７７の出力端１７７に現れる。

従つて、２つの順次のフイールドの垂直方向に
順次の３つのラインから生じる信号にほぼ一致
し、くし形に濾波された信号が非線形フイルタ回
路７１の入力端３，９および１１に供給される。
これらのくし形に濾波された信号は第１図につき
説明したように非線形フイルタ回路７１により選
択され、加算回路１８５の一方の入力端１８７に
供給され、この加算回路１８５の他方の入力端子
１８９には、減算回路１６１の出力端１６５から
生ぜしめられ、非線形フイルタ回路７１により処
理された信号成分を有し、相補のくし形に濾波さ
れた信号が供給される。

以下のことはくし形フイルタ回路７７の係数回
路を構成する際に考慮に入れる。

くし形フイルタ回路７７が動作すると、フイー
ルドＡおよびＢの信号がその入力端７９および７
３に同時に存在する。これらの２つの信号はくし
形フイルタ回路７７の出力端１５７および１７７
における信号に等量の影響を及ぼしうるようにす
る。従つて、係数回路１０３，１０５，１０７，
１０９は係数回路１１１，１１３，１１５，１１
７にそれぞれ等しく選択でき、係数回路１４３，
１２３，１２５，１２７，１２９は係数回路１４
５，１３１，１３３，１３５，１３７にそれぞれ
等しく選択しうる。

２画像ラインに相当する垂直方向の周期性を有
する信号成分は通過させる必要があり、３画像ラ
インに相当する垂直方向の周期性を有する信号成
分は抑圧する必要があり、４以上の画像ラインに
相当する垂直方向の周期性を有する信号成分は通
過させる必要がある。

垂直方向の信号のトランジエントが生じてもリ
ンギングを呈さないようにしうる。

図面を簡潔にする為に１遅延回路当り４つの遅
延素子を示したが、その代わりに１遅延回路当り
８つの遅延素子を設けたくし形フイルタ回路の場
合、係数回路に対し例えば以下の値を選択する。

143 0.0083 111 0.0014 123 −0.0148 113 0.0089 125 0.0313 115 −0.1120 127 0.1325 117 0.1155 129 0.6815 n.d. 0.1155 n.d 0.1325 n.d. −0.1120 n.d 0.313 n.d. −0.0089 n.d −0.0148 n.d. 0.0014 n.d 0.0083 図示していない係数回路はn.d.で示した。回路
中での左から右への順番は上記の表中での上から
下への順番に相当する。この場合、減算回路１６
１の入力端１６３および切換スイツチ６５の入力
端６７は遅延素子９３の出力端および遅延素子１
０１の出力端にそれぞれ接続する必要がある。こ
の場合、加算回路１７５は前のフイールドの信号
にほぼ一致する信号を生じ、加算回路１５５は現
在のフイールドの信号にほぼ一致する信号を生じ
る。

第２図のビデオ信号処理回路は、切換スイツチ
８１を省略し、並列フイルタ回路７５の入力端７
９を入力端１に接続し、並列フイルタ回路７５の
入力端７３を入力端１にではなく遅延回路８３の
出力端に接続し、且つ垂直偏向を第１図につき説
明したのと同様に補正した場合に、第１図の場合
と同様にラインフリツカを減少させるのに用いる
ことができる。

第１図と対応する部分に同一符合を付した本発
明の更に他の例の第３図においては、入力端１に
供給されるビデオ信号をライン数において２倍に
する。ビデオ信号をライン数において２倍にした
画像における残存するラインフリツカ現象を除去
する為に、ビデオ信号をまず最初くし形フイルタ
２０１に通す。この場合、このくし形フイルタ２
０１の出力端２０３には、625ライン画像方式の
場合フイールド周波数の（ｎ±1/3）倍（ｎ＝０，
１，２，……）でライン周波数の（ｍ±1/3）倍
（ｍ＝０，１，２，……）の周波数で、特にくし
形フイルタに供給されるビデオ信号の（ｍ±1/3）
倍近辺の周波数で減衰が生ぜしめられるビデオ信
号が生じる。この点は１画像当りのライン数が異
なる方式に対しても同じであり、ただｎに加える
数は異ならせることができる。

第２図のくし形フイルタ回路に対するのと同じ
ことがこのくし形フイルタ２０１の構成に適用し
うる。この場合も前述したデータを用いることが
できる。くし形フイルタ２０１の出力端２０３に
おけるビデオ信号は非線形フイルタ回路７１の入
力端３に供給され、更に１ライン周期の遅延時間
を有する遅延回路１３を経て非線形フイルタ回路
７１の入力端９に供給され、更に１フイールド周
期から1/2ライン周期を引いた遅延時間を有する
遅延回路７とを経て非線形フイルタ回路７１の入
力端１１に供給される。非線形フイルタ回路７１
の出力端２１には、この非線形フイルタ回路によ
りムーブメント（画像の動き）依存妨害が除去さ
れ、くし形に濾波されたビデオ信号が生ぜしめら
れる。このビデオ信号は加算回路２０７の入力端
２０５に供給され、相補のくし形に濾波されたビ
デオ信号が加算回路２０７の他の入力端２０９に
供給される。

相補正型くし歯状に濾波されたビデオ信号は減
算回路２１３の出力端子２１１に発生する。減算
回路２１３の１方の入力端子２１５はくし形フイ
ルタ２０１の出力端子２０３に接続し、他方の入
力端子２１７は全域パス回路２１９を経て入力端
子１に接続する。全域パス回路２１９の遅延時間
はくし形フイルタ２０１と同一とする。くし形フ
イルタ２０１、全域パス回路２１９及び減算回路
２１３の組合せを以下第２くし形フイルタ２２０
と称する。

加算回路２０７によつて濾波されたビデオ信号
をライン数２倍器２２３の入力端子２２１に供給
し、この信号は、現フイールドからの２ライン及
び中間に位置するラインにより構成される３ライ
ンより成る１群から任意瞬時にビデオ信号の値が
上記群の３ラインのビデオ信号の平均値に最も近
いことを示すが、全域パス回路２１９の出力側か
ら発生する濾波されないビデオ信号は、１フイー
ルド周期及び１画像ライン周期の和の遅延を行う
遅延回路２２６を経てライン数２倍器２２３の他
の入力端子２２５に供給する。

詳細に示すライン数２倍器２２３は、入力端子
２２１及び２２５に夫々接続された書込みスイツ
チ２２７及び２２９と、４個のラインメモリ２３
１，２３３，２３５，２３７と、出力端子２３９
及び２４１に夫々接続された読み出しスイツチ２
４３及び２４５とを夫々具える。スイツチ２２
７，２２９，２４３，２４５の図示の位置ではラ
インメモリ２３３及び２３７は変換すべきビデオ
信号の１ライン周期中書き込まれ、ラインメモリ
２３１及び２３５は２倍の速さで２回読出され
る。変換すべきビデオ信号の次のライン周期では
スイツチ２２７，２２９，２４３，２４５は図示
しない位置にあり、ラインメモリ２３１及び２３
５が書き込まれ、ラインメモリ２３３及び２３７
が２倍の速さで２回読み出される。

これがため２倍のライン周波数のビデオ信号が
ライン数２倍器２３３の出力端子２３９に連続し
て現れ、１ライン対のビデオ信号の信号値は入力
端子１におけるビデオ信号の２つの連続フイール
ドの３つの上下に隣接するラインの信号値にほぼ
等しく、この信号値はこれら３ラインの平均信号
値にできるだけ近似し、１ライン対の信号値が変
換された未処理ビデオ信号の１ラインの信号値に
等しいビデオ信号を出力端子２４１に連続的に発
生する。

ライン数２倍器２２３の出力端子２３９及び２
４１は切換えスイツチ２４４を経て出力端子２４
６に交互に接続する。この目的のため、切換えス
イツチ２４４にはその入力端子２４７に変換され
たビデオ信号のライン周期の1/2の動作信号を供
給して出力端子２４６が、交互に、１ライン周期
中信号値が変換すべきビデオ信号の３つの順次ラ
インの信号値にほぼ等しく、これら３ラインの平
均信号値にできるだけ近似した変換ビデオ信号を
供給すると共に次の１ライン周期中未処理の変換
ビデオ信号を供給し得るようにする。これがため
ムーブメント（画像の動き）検出器を用いること
なく殆ど干渉のないライン周波数の２倍のビデオ
信号を得ることができる。

くし形フイルタ２０１には１ライン周期の遅延
を行う多数の遅延回路及び１フイールド周期の遅
延を行う１個の遅延回路を用いる必要があるた
め、一般には第２図に示す回路が好適である。そ
の理由は偶数及び奇数フイールドの信号が同一の
信号路を通ると共に３つの画像ラインの周期性を
有し且つフイールド周波数の（ｎ±1/3）倍の周
波数を有する画像パターンを発生する信号成分を
も抑圧する必要があるからである。

第３図の回路は、くし形フイルタ２０１、全域
パス回路２１９、減算回路２１３、遅延回路２２
６及び加算回路２０７を省略することにより簡単
化することができる。この場合には非線形フイル
タ回路７１の入力端子３及び遅延回路１３の入力
端子を入力端子１に接続すると共に非線形フイル
タ回路７１の出力端子２１をライン数２倍器２２
３の入力端子２２１に接続する。３つの画像ライ
ンの垂直方向の周期性を有し、まれに発生する画
像パターンに対しては画像周波数で発生する極め
て僅かな干渉は許容する必要がある。

第４図は、第２図に示す並列フイルタ回路７５
及び第３図に示すライン数２倍器２２３を用い、
フイールド当りのライン数が２倍のビデオ信号を
得るための回路の他の例を示す。図中第１図乃至
第３図に示す部分と同一部分には同一符号を付し
て示す。

本例では入力端子１を並列フイルタ回路７５の
入力端子７９に直接接続すると共に１フイールド
周期及び１ライン周期の1/2の和の遅延を行う遅
延回路２５１を経て並列フイルタ回路７５の入力
端子７３に接続する。並列フイルタ回路７５の出
力端子１８３及び１８１をライン数２倍器２２３
の入力端子２２１及び２２５に夫々接続する。従
つて変換されたビデオ信号のライン周波数の1/2
の周波数のスイツチング信号を切換えスイツチ２
２４の動作信号入力端子２４７に供給する。

第５図は、第３図に示すライン数２倍器２２３
の後段に第１図に示す非線形フイルタ回路７１を
設けたライン数が２倍のほぼ干渉の無いビデオ信
号を得るための回路の１例を示す。本例では入力
端子１をライン数２倍器２２３の入力端子２２５
に直接接続すると共に１フイールド周期及び１ラ
イン周期の1/2の和の遅延を行う遅延回路２５３
を経てライン数２倍器２２３の入力端子２２１に
接続する。

ライン数２倍器２２３の出力端子２３９を非線
形フイルタ回路７１の入力端子１１に接続し、且
つライン数２倍器２２３の出力端子２４１を非線
形フイルタ回路７１の入力端子３に接続すると共
に変換された信号の１ライン周期の遅延時間を有
する遅延回路２５５を経て非線形フイルタ回路７
１の入力端子９に接続する。

本例では図面から明らかなように第３図及び第
４図の回路につき説明した所と同様の切換えスイ
ツチは必要としない。その理由は非線形フイルタ
回路７１によつて再生すべき正しい信号を自動的
に選択するからである。

切換スイツチ２４５の位相とは逆の位相で作動
する第２切換スイツチをライン数２倍器２２３の
ラインメモリ２３５，２３７の出力側に設ける場
合には２ライン周期に亘つて遅延された信号をこ
のスイツチから取り出すことができる。従つて遅
延回路２５３の入力側に入力端子１からの信号の
代わりに、かかる２ライン周期に亘つて遅延され
た信号が供給されると遅延回路２５３の遅延時間
は２ライン周期だけ減少するようになる。これが
ためラインメモリ２３５，２３７は、高速読出し
中その出力信号で書き込まれる直列メモリとな
る。

第６図は、ライン数２倍器を加算回路２０７の
後段に設ける代わりに第２くし形フイルタ回路２
２０の前段に設けるようにした第３図の回路の変
形例を示す。図中第３図に示す部分と同一部分に
は同一符号を付して示す。本例では加算回路２０
７の出力と、第２くし形フイルタ回路２２０の全
域パス回路２１９の出力端子２１７に接続され被
変換信号の１ライン周期の遅延を行う遅延回路２
５６の出力とを切換スイツチ２４４によつて切換
える。非線形フイルタ回路７１の入力端子１１を
変換された信号の１ライン周期の遅延を行う遅延
回路２５７を経て変換された信号の１ライン周期
の遅延を行う遅延回路１３の出力端子に接続し、
加算回路２０７の入力端子２０９を変換された信
号の１ライン周期の遅延を行う遅延回路２５９を
経て第２くし形フイルタ回路２２０の出力端子２
１１に接続する。

また、本例では入力端子１をライン数２倍器２
６３の入力端子２６１に接続すると共に１フイー
ルド周期の遅延を行う遅延回路２６５を経てライ
ン数２倍器２６３の入力端子２６７に接続する。

ライン数２倍器２６３は３個のラインメモリ２
６９，２７１，２７３を具え、これらラインメモ
リの入力側を２個の書込みスイツチ２７５，２７
７を経て入力端子２６７または２６１に接続し得
るようにすると共にメモリの出力側を読出しスイ
ツチ２７９を経てライン数２倍器２６３の出力端
子２８１に接続し得るようにする。ライン数２倍
器２６３の出力端子２８１を第２くし形フイルタ
回路２２０の入力端子に接続する。

本例では第２くし形フイルタ回路２２０は１ラ
イン周期の遅延を行う遅延素子のみを具えるが、
所望に応じ、このフイルタ回路を、巡回形フイル
タ、例えば２個の遅延素子のみを有するデイジタ
ル波形フイルタとして設計することもできる。

トランスバーサルフイルタとして設計されたか
かるくし形フイルタ回路の１例を第１５図に示
す。

書き込み及び読出しスイツチ２７５，２７７及
び２７９は、入力端子２６１の信号のライン及び
入力端子２６７の信号のラインが他のラインメモ
リに交互に書き込まれるような周期で作動する
が、２書込み周期間では変換すべき信号の１ライ
ン周期の1/2の周期中２倍の速さで各メモリを読
出すようにする。従つて、現フイールドからの１
ライン、前のフイールドからの１ライン、現フイ
ールドからの第２ライン、前のフイールドからの
第２ライン、現フイールドからの第３ライン等が
出力端子２８１に順次に発生する。

これがため、現フイールドからの１ライン及び
前のフイールドからの１ラインから発生するビデ
オ信号が、これらラインが１画像に位置する順序
で第２くし形フイルタ回路２２０の出力端子２０
３に交互に現れるようになり、従つて２フイール
ドからの３つの順次ラインから発生するビデオ信
号が非線形フイルタ回路７１の入力端子３，９及
び１１に現れるようになる。

変換されたビデオ信号のライン周波数の1/2の
周波数のスイツチング信号を切換スイツチ２４４
の切換信号入力端子２４７に供給するため、現フ
イールドからの１ラインのビデオ信号及び２フイ
ールドの３つの順次のラインの濾波された非線形
信号が切換スイツチ２４４の出力端子２４６に交
互に現れるようになる。

所望に応じ、第２くし形フイルタ回路２２０は
省略することができる。又、この場合には加算回
路２０７と、遅延回路２５６及び２５９とを省略
する。この場合には非線形フイルタ回路７１の入
力端子３と、遅延回路１３の入力端子とをライン
数２倍器２６３の出力端子２８１に接続すると共
に切換スイツチ２４４によつて非線形フイルタ回
路７１の出力端子２１と入力端子９との間の切換
えを行う必要がある。

遅延回路２６５及びライン数２倍器２６３の代
わりに第４図に示す回路を用いることができ、こ
の場合にはくし形フイルタ７５を省略し、ライン
数２倍器２２３の入力端子２２１を遅延回路２５
１の出力側に接続し、ライン数２倍器２２３の入
力端子２２５を入力端子１に接続し得るようにす
る。

第１図乃至第６図の素子と同一の素子には同一
符号を付して示す第７図のビデオ信号処理回路で
は、第１図につき説明した非線形フイルタ回路７
１を、フイールド数２倍器２８３の後段に設けら
れた補間回路に用いる。

フイールドがＡ，Ｂ，Ｃ，Ｄ，Ｅ，……で示さ
れている飛越しビデオ信号をフイールド数２倍器
２８３の入力端子をも構成する入力端子１に供給
する。フイールドＡ，Ｃ，……によつて２倍処理
中１フイールド周期及び１ライン周期の1/2周期
の和の周期をカバーし、フイールドＢ，Ｄ，……
によつて１フイールド周期と１ライン周期の1/2
周期の差の周期をカバーする。従つてフイールド
周波数が２倍で、入力信号の各フイールドが順次
に２倍となるビデオ信号がフイールド数２倍器２
８３の出力端子２８５に現れるようになる。本例
ではこのビデオ信号をＡ，Ａ，Ｂ，Ｂ，Ｃ，Ｃ，
Ｄ，Ｄとして示す。このビデオ信号を非線形フイ
ルタ回路７１の入力端子３、切換スイツチ２８７
及び切換スイツチ２８９の第１入力端子に夫々供
給する。

切換スイツチ２８７の出力端子を直列接続の遅
延回路２９１，２９３，２９５を経て非線形フイ
ルタ回路７１の入力端子１１に接続する。切換ス
イツチ２８７の他方の入力端子を遅延回路２９３
及び２９５間の接続部に接続する。遅延回路２９
１，２９３及び２９５の遅延時間は、夫々変換さ
れたビデオ信号の１ライン周期及び１フイールド
周期と１ライン周期の１1/2ライン周期との差の
周期とする。

非線形フイルタ回路７１の入力端子９は切換ス
イツチ２９７を経て遅延回路２９１及び２９３間
の接続部に接続するか又は遅延回路２９３及び２
９５間の接続部に接続し得るようにする。更に非
線形フイルタ回路７１の入力端子１１を切換スイ
ツチ２８９の第２入力端子に接続し、切換スイツ
チ２８９の第３入力端子を非線形フイルタ回路７
１の出力端子２１に接続する。切換スイツチ２８
９の出力端子２９８によつて第７図の回路の出力
端子を構成する。

本例では切換スイツチ２８７，２８９，２９７
と、遅延回路２９１，２９３，２９５と、非線形
フイルタ回路７１とを具える回路が、飛越し回路
の代わりに用いられ、これにより既知の飛越し回
路よりも良好に干渉を抑圧する。

切換スイツチ２８７，２８９及び２９７は以下
に示すように作動する。フイールドＡ，Ｂ，Ｂ，
Ｃとより成る群を１スイツチングサイクルと称
し、このスイツチングサイクルが４フイールド
Ｃ，Ｄ，Ｄ，Ｅ；Ｅ，Ｆ，Ｆ，Ｄ等より成る次の
群に対し周期的に繰り返され、且つこのスイツチ
ングサイクル中に４つのスイツチングインターバ
ル１，２，３及び４が毎回生ずる場合には切換ス
イツチ２８７はインターバル２及び４では図示の
位置にあり、切換スイツチ２９７はインターバル
２では図示の上側位置に位置し得るようになる。
更に切換スイツチ２８９はインターバル２及び３
では図示しない中央位置、インターバル４では図
示の上側位置及びインターバル１では図示されな
い下側位置に位置し得るようになる。インターバ
ル１及び３では切換スイツチ２８７は図示しなし
位置に位置し、インターバル３では切換スイツチ
２９７が図示しない位置に位置し得るようにな
る。インターバル１及び４中切換スイツチ２９７
の位置は重要ではない。その理由は切換スイツチ
２８９が上側または下側位置にあり、回路の出力
信号が非線形フイルタ回路７１から得られないか
らである。

切換スイツチ２８７の作動により、サイクル
Ｂ，Ｂ，Ｃ，Ｃに関連する元の信号のほぼ１フイ
ールド周期に亘つて遅延されたサイクルＡ，Ａ，
Ｂ，Ｂが非線形フイルタ回路７１の入力端子１１
にこのサイクルＢ，Ｂ，Ｃ，Ｃで用いられるよう
になる。

切換スイツチ２９７によつて、非線形フイルタ
回路７１の入力端子９に信号が現れるようにす
る。この信号は、入力端子３の信号に対しインタ
ーバル３中１ライン周期に亘つて遅延すると共に
入力端子１１の信号に対しインターバル２中１ラ
イン周期早期に発生する。これがため、連続する
２フイールドからの３つの順次ラインがインター
バル２及び３中非線形フイルタ回路７１の入力端
子３，９及び１１に現れるようになり、フイール
ドＡからの２ラインとフイールドＢからの中間ラ
インがインターバル２中に現れるようになり、フ
イールドＢからの２ラインとフイールドＡからの
中間ラインがインターバル３中に現れるようにな
る。従つてこれらインターバル２及び３では非線
形フイルタ回路７１が作動して出力信号を発生す
る。その理由は切換スイツチ２８９がその中間位
置に位置するからである。

第１サイクルでは、インターバル１においてフ
イールドＡからの信号が、インターバル２及び３
においてフイールドＡ及びＢからの３つの連続ラ
インからの非線形ろ波信号が、インターバル４に
おいてフイールドＢからの信号が出力２８９に得
られる。他のサイクルでは、フイールドＡがフイ
ールドＣと置換わり、フイールドＢがフイールド
Ｄと置換わり、以下同様である。

切換スイツチ２９７を２位置拡張して非線形フ
イルタ回路７１の入力端子９が、インターバル４
の周期中にはそのフイルタ回路７の入力端子１１
に相互接続され、インターバル１の期間中には前
記フイルタ回路７１の入力端子３に相互接続され
るようにする場合には切換スイツチ２８９を省く
ことができる。

第８図は、第２図につき説明したような並列フ
イルタ回路７５を用いる場合に、第７図のビデオ
信号処理回路をどの様に適合させるかを示したも
のである。

この場合には切換スイツチ２８９は僅か２つの
切換位置を有しているだけであり、このスイツチ
の入力は並列フイルタ回路７５の出力１８３と１
８１に接続する。インターバル１と４の期間中に
は切換スイツチ２８９が図示の位置とは反対側の
下側の位置に切換わり、出力２８９は並列フイル
タ回路７５の出力１８１に接続され、この出力１
８１から出力端子２９８に非処理遅延信号を受信
する。切換スイツチ２８９の図示の上側位置は、
インターバル２及び３の期間中にこの上側位置に
切換わり、この位置では出力２９８が並列フイル
タ回路７５の出力１８３に接続されて、出力２９
８は並列フイルタ回路７５の非線形フイルタ回路
７１によつて処理されたくし形ろ波信号を受信す
る。

並列フイルタ回路７５の入力７３は、インター
バル３では図示の位置とは反対側の位置に切換わ
る切換スイツチ３０１を介してフイールド数２倍
器２８３の出力２８５に接続され、インターバル
２では切換スイツチ３０１が図示の位置となり、
並列フイルタ回路７５の入力７３は遅延回路２９
３の出力に接続される。並列フイルタ回路７５の
入力７３に現われる信号はインターバル１及び４
の期間中には出力信号として処理されないから、
これらのインターバル１及び４における切換スイ
ツチ３０１の位置は問題にならない。

並列フイルタ回路７５の入力７９は、インター
バル１及ビ２では図示の位置とは反対側の位置を
占める切換スイツチ３０３を介してフイールド数
２倍器２８３の出力２８５に接続され、インター
バル３及び４ではスイツチ３０３が図示の位置を
占めて、フイルタ回路７５の入力７９が遅延回路
２９５の出力に接続される。

第９図は第１図につき説明したような非線形フ
イルタ回路７１を用いて、入力端子１に供給され
るビデオ信号に対する雑音を抑圧するための回路
を示す。斯かる非線形フイルタ回路７１の出力２
１は減算回路３０７の反転入力端子３０５に接続
し、減算回路３０７の非反転入力３０９は入力１
から到来するビデオ信号を受信する。減算回路３
０７の出力３１１は、例えば既知の方法にならつ
てムーブメント（画像の動き）に依存させること
ができる伝達係数ｋの伝達回路３１３を介して加
算回路３１７の一方の入力３１５に接続し、加算
回路３１７の他方の入力３１９には非線形フイル
タ回路７１の出力２１を接続する。

雑音抑制回路の出力も構成する加算回路３１７
の出力３２１は、１フイールド期間から1/2ライ
ン期間を差引いた遅延時間を呈する遅延回路３２
３を介して非線形フイルタ回路７１の入力端子３
と、１ライン期間の遅延を呈する遅延回路３２５
の入力端子とに接続し、この遅延回路３２５の出
力は非線形フイルタ回路７１の入力９と、遅延回
路３２７の入力とに接続する。遅延回路３２７は
１フイールド期間から1/2ライン期間を差引いた
遅延時間を有し、この遅延回路の出力を非線形フ
イルタ回路７１の入力１１に接続する。

この場合、非線形フイルタ回路７１はその回路
の３つの入力端子に到来する信号の内で、最良の
雑音抑圧のために最も好適な信号を自動的に通過
させる。

所望に応じ、遅延回路３２３の出力と、減算回
路３０７及び加算回路３１７の相互接続した入力
３０５及び３１９との間には第３図に示したよう
に、くし形フイルタ回路２２０及び加算回路２０
７を設けることができる。

第１０図は非線形フイルタ回路７１をDPCM
デコーダ３３１に用いた例であり、このデコーダ
の入力端子３３３を量子化減算回路３３７の出力
３３５に接続し、減算回路３３７の非反転入力３
３９をビデオ信号入力１に接続し、かつ減算回路
３３７の反転入力３４１をデコーダ３３１の出力
３４３に接続して、DPCMエンコーダを構成す
る。なお、ここに前図に対応する部分には同一符
号を付して示してある。

デコーダ３３１の出力３４３は非線形フイルタ
回路７１の出力２１に接続する。非線形フイルタ
回路７１はその出力信号を復量子化
（dequantising）加算回路３４７の入力３４５に
も供給し、この加算回路３４７の他方の入力３４
９はデコーダ３３１の入力３３３に接続する。

復量子化加算回路３４７の出力３５０は遅延時
間が（１フイールド期間−１ライン期間）の遅延
回路３５１を介して非線形フイルタ回路７１の入
力３と、遅延時間が１ライン期間の遅延回路３５
３の入力とに接続し、遅延回路３５３の出力は非
線形フイルタ回路７１の入力９と、遅延回路３５
５の入力とに接続する。遅延回路３５５は（１フ
イールド期間−1/2ライン期間）の遅延時間を有
し、この遅延回路の出力を非線形回路７１の入力
１１に接続する。

量子化減算回路３３７はビデオ信号の各到来す
るサンプルを対するコードを供給し、このコード
はデコーダ３３１の出力３４３に現われるビデオ
信号と入力端子１に現われるビデオ信号サンプル
の振幅値との振幅差に依存する値に対応する。

デコーダ３３１は積分回路であり、この回路で
はコード値が入力１にあるビデオ信号サンプルの
画像中の位置にほぼ対応する位置の、ビデオ信号
サンプルの値に加算される。この場合、最も正確
な積分結果が得られる最適位置は非線形フイルタ
回路７１によつて決定される。

第１１図でも以前の図における対応する部分に
は同一符号を付して示してある。ビデオ信号入力
１は非線形フイルタ回路７１の入力３に接続し、
このフイルタ回路７１の入力９は遅延回路３５９
を介してビデオ信号入力１に接続し、フイルタ回
路７１の入力１１は遅延回路３６１を介して遅延
回路３５９の出力に接続する。遅延回路３５９は
１ライン期間の遅延時間を有し、遅延回路３６１
は（１フイールド期間−1/2ライン期間）の遅延
を呈する。これがため、非線形フイルタ回路７１
は現在フイールドからの２ラインとこの２ライン
の中間に位置する先のフイールドからの１ライン
の３ラインのビデオ信号を受信し、かつこれら３
つのビデオ信号の平均値に最も近い値のものを任
意瞬時に出力２１に通過させる。非線形フイルタ
回路７１の出力２１は加減算回路３６５の入力３
６３に接続すると共に、１ライン期間の遅延時間
を有する遅延回路３６７を介して加減算回路３６
５の他の入力３６９に接続する。加減算回路３６
５の第３入力３７１は遅延回路３５９の出力に接
続すると共に、加算回路３７５の入力３７３にも
接続する。この加算回路３７５の他方の入力３７
７は可制御の伝達係数ｋを有する伝達回路３７９
を介して加減算回路３６５の出力３８１に接続す
る。加算回路３７５の出力３８３は垂直輪郭補正
回路として作用する回路の出力を構成する。

加減算回路３６５の各入力に供給されるビデオ
信号の内の、入力３６３と３６９に現われる信号
の和の1/2を入力３７１に現われる信号から差引
き、この差信号を出力３８１に通過させる。上記
入力信号の和の1/2とは、連続する２ライン期間
の各期間における垂直方向に連続する３ラインの
ビデオ信号の平均値に最も近い値の平均値であ
り、加減算回路３６５の入力端子３７１には中央
ラインに対応する信号が供給される。加減算回路
３６５の出力３８１に現われる信号は伝達回路３
７９を介して加算回路３７５の入力３７７にトラ
ンジエント補正信号を発生し、この信号を入力３
７３に供給される前記中央ラインの信号に加算す
ることによりできるだけ好適な輪郭補正を得るこ
とができる。

第１２図は第４図及び第２図の並列フイルタ回
路７５を用いる場合に、第１１図の垂直輪郭補正
回路をどの様に適合させるかを示したものであ
る。この第１２図でも以前の図における対応する
部分には同一符号を付して示してある。

この場合には、遅延回路３６７の入力に接続し
た加減算回路３６５の入力３６３を並列フイルタ
回路７５の出力１８３に接続し、また加減算回路
３６５の入力３７１に接続した加算回路３７５の
入力３７３を１ライン期間の遅延を呈する遅延回
路３８５を介して並列フイルタ回路７５の出力１
８１に接続する。後者の遅延回路３８５は所要に
応じ、並列フイルタ回路７５における関連するく
し形フイルタの出力１８１に通ずる枝路が１ライ
ン期間の遅れをとる場合には省くことができる。

第１３図でも以前の図における対応する部分に
は同一符号を付して示してあり、これらの各部分
については先に説明した通りである。本例では１
フイールド当りのライン数を例えば624.5から
312.5とするように、実質上半分とする必要のあ
る飛越し走査ビデオ信号を入力１に供給する。こ
の変換すべきビデオ信号を（１フイールド期間＋
１／２ライン期間）の遅延を有する遅延回路４０１
を介して第２図につき説明した並列フイルタ回路
７５の入力７３に供給する。

並列フイルタ回路７５の出力１８３は補間回路
４０５の入力４０３にろ波したビデオ信号を供給
する。並列フイルタ回路７５の出力１８１は非処
理ビデオ信号を補間回路４０５の入力４０７に供
給し、この信号は入力４０３に供給されるビデオ
信号の遅延時間に適合した遅延を有している。

補間回路４０５は第２図のくし形フイルタ回路
７７の減算回路１６１と、出力１６５及び１８１
がないだけで、構造的には第２図のくし形フイル
タ回路７７と同じであり、補間回路４０５の目的
は１画像の高さ当り312ライン期間以上の周波数
成分を抑圧することにある。係数回路１４３，１
１１，１２３，１１３，１２５，１１５，１２
７，１１７及び１２９の係数値はそれぞれ例え
ば、０，０，−1/8，1/4，3/4，1/4，−1/8，０及
び０とすることができる。係数回路１４５，１０
３，１３１，１０５，１３３，１０７，１３５，
１０９及び１３７の係数値はそれに等しくする。

補間回路４０５は第２図のくし形フイルタ回路
７７の出力１５７及び１７７にそれぞれ対応する
出力４０９及び４１１を有している。これらの各
出力４０９及び４１１を加算回路４３１の入力に
接続し、この加算回路の出力を既知のライン数半
減回路４１７の入力４１５に接続し、この回路の
出力４１９から殆ど妨害のない所望信号を出力す
る。

第１４図は第１３図の回路を単純化した例であ
り、この図でも以前の図における対応する部分に
は同一符号を付して示してあり、これらの各部分
については先に説明した通りである。この場合に
は、補間回路４０５の入力４０７を回路の入力１
に接続する。この出力１は第１図につき説明した
非線形フイルタ回路７１の入力３にも接続する。
非線形フイルタ回路７１の入力９は１ライン期間
の遅延を有する遅延回路４３１の出力に接続し、
この出力には（１フイールド吐かん−1/2ライン
期間）の遅延を有する遅延回路４３３の入力も接
続し、この遅延回路４３３の出力は非線形フイル
タ回路７１の入力１１に接続する。

第１５図は第６図の回路に用いる第２くし形フ
イルタ２２０の実例を示したものである。各々１
ライン期間の遅延を有する遅延素子４２１，４２
３，４２５，４２７，４２９及び４３１を直列に
接続した回路を入力２８１に接続する。これらの
各遅延素子の入力及び出力は係数回路４３３，４
３５，４３７，４３９，４４１，４４３及び４４
５を介した加算回路４４７に接続する。この加算
回路４４７の出力４４９は回路出力２０３と減算
回路４５３の反転入力４５１とに接続し、減算回
路の非反転入力４５５は遅延素子４２５の出力
と、回路出力２１７とに接続する。減算回路４５
３の出力はくし形フイルタ回路の出力２１１に接
続する。

第１６図でも以前の図における対応する部分に
は同一符号を付して示してあり、この図の例では
非線形フイルタ回路７１の出力２１を減算回路５
０３の一方の入力５０１に接続し、減算回路の他
方の入力５０５を非線形フイルタ回路７１の入力
１１に接続する。

減算回路５０３の出力５０７はムーブメント
（画像の動き）指示信号を高域通過フイルタ５１
１の入力５０９に供給し、このフイルタの出力５
１３から得られる信号は画像の動きに依存する
が、垂直方向の静止トランジエントが画像中に生
ずる場合には上記フイルタ５１１の出力信号の値
はほぼ０であるため、このトランジエントは画像
の動きとしては検出されない。

この回路を例えば第６図に示した２倍器のよう
なライン数２倍器の後に用いる場合には、（１フ
イールド期間−1/2ライン期間）の遅延を呈する
図示の遅延回路７を１ライン期間の遅延を呈する
遅延回路と置換えて、減算回路５０３の入力５０
５を非線形フイルタ回路７１の入力９に接続す
る。

第１７図でも前図における対応する部分には同
一符号を付して示してある。第６図につき述べた
ようにライン数２倍回路２６５，２６３の後に非
線形フイルタ回路１３，２５７，７１を接続する
が、ここでは非線形フイルタ回路の出力２１に接
続されない側の切換スイツチ２４４の入力を非線
形フイルタ回路７１の入力に接続する。

切換スイツチ２４４の出力２４６は加減算回路
３６５の入力２６３と、１ライン期間の遅延を呈
する遅延回路５１５の入力とに接続し、この遅延
回路の出力を遅延回路３６７の入力と、加減算回
路３６５の入力と、加算回路３７５の入力３７３
とに接続する。

遅延回路５１５の入力及び加減算回路３６５の
入力３６３の前にあるライン数２倍器およびライ
ン回路は所要に応じ、第３，４，５又は６図のそ
れらと置換することができる。

第１８図でも前図における対応する部分には同
一符号を付して示してあり、この図はライン数２
倍器２６５，２６３と、非線形フイルタ回路７１
と、くし形フイルタ回路５１７とをどの様に組合
わせるかを示したもので、斯かるくし形フイルタ
回路５１７は非線形フイルタ回路７１の後に配置
することができる。このようにすれば、トランジ
エント応答及び非線形動作による不所望な信号成
分の抑圧を互いに無関係に、できるだけ有利に行
なえるようにくし形フイルタ回路を設計すること
ができる。

くし形フイルタ回路５１７は相補回路であり、
入力端子５１９，５２１から合成回路５２３に至
る２個の相補フイルタリング信号路を有し、本例
では合成回路を加算回路の形態に構成し、その出
力端子５２５を切換スイツチ２４４の入力端子の
一方に接続する。相補くし形回路５１７のそれぞ
れの入力端子５１９及び５２１は非線形フイルタ
回路７１の出力端子２１及び入力端子９にそれぞ
れ接続する。

図面を簡明にするため２個のくし形フイルタ５
２７，５２９を有する相補くし形フイルタ回路５
１７を示してある。これらの各くし形フイルタは
第１５図に示す如く構成することができ、その場
合、減算回路４５３及び出力端子２１７は省略す
る。

これらくし形フイルタを構成するのに有利な係
数は次の如く選定できる。

係 数 フイルタ５２７ フイルタ５２９ 433 ＋0.0625 −0.0625 435 −0.1975 ＋0.1875 437 ＋0.1875 −0.1875 439 ＋0.8750 ＋0.1250 441 ＋0.1875 −0.1875 443 −0.1875 ＋0.1875 445 ＋0.0625 −0.0625 従つてくし形フイルタ５２９に課せられるべき
要件は満足される。かかる要件とは、非線形フイ
ルタ回路７１によつて生ずる画像ライン数の３分
の１の領域における画像高さ当りの多数の周期の
周波数の減衰を修正する必要があり、その場合に
起る180゜の位相推移も修正する必要があるので、
位相特性は線形にする必要があり、画像ラインの
半分に等しい画像高さ当りの多数の周期の周波数
において減衰を最大ならしめる必要があり、直流
電流転送を１に等しくする必要があり、この画像
周期当りゼロ周期近くの周波数に対する周波数を
できるだけ平坦にする必要があるということであ
る。

くし形フイルタ５２９の遅延線及び係数の数を
増大すれば、周波数特性を画像高さ当りの画像ラ
イン数の半分に対応する周波数近くで一層平坦に
保つことができ、かつこの周波数における減衰を
でき、これは静止画に対し有利である。動画に対
しては上述した構成が有利である。

相補くし形フイルタ回路のそれぞれの入力端子
５２１及び５１９並びにそれぞれの入力端子５１
９及び５２１をそれぞれ減算回路を介してくし形
フイルタ５２９及び５２７の入力端子に接続した
場合にはくし形フイルタ５２７及び５２９の一方
を遅延回路によつて置換できる。各入力端子から
関連する減算回路の出力端子への転送の符号に応
じて合成回路５２３は加算回路又は減算回路とす
る必要がある。

ライン数２倍及び非線形フイルタ回路２６５，
２６３，１３，２５７，７１は、第５図のライン
数２倍及び非線形回路２５３，２２３，２５５，
７１により置換できる。その場合切換スイツチ２
４４の関連入力端子に接続した相補くし形フイル
タ回路５１７の入力端子５２１は非線形フイルタ
回路７１の入力端子３に接続する必要がある。

相補くし形回路５１７が図示の構成の場合に
は、所要に応じ、更に垂直輪郭補正が得られるよ
うにくし形フイルタ５２７を構成することができ
る。その場合には切換スイツチ４４の下側入力端
子をくし形フイルタ５２７の出力端子に接続する
必要がある。

前出の図面におけると対応する部分を同一参照
符号で示した第１９図には、第１８図の相補くし
形フイルタ回路５１７と置換できる制御回路５３
０を示す。

ビデオ信号は非線形フイルタ回路７１の出力端
子２１から制御回路５３０の入力端子５３１を介
して振幅比制御回路５３５の入力端子５３３に供
給する。非線形フイルタ回路７１の入力端子９に
おけるビデオ信号は制御回路５３０の入力端子５
３７を介して振幅比制御回路５３５の他の入力端
子５３９に供給する。振幅比制御回路５３５の出
力端子５４１は切換スイツチ２４４の上側入力端
子に接続する。

振幅比制御回路５３５の制御信号入力端子５４
３は、プログラマブル読出専用メモリ（PROM）
の形態とすることができる関数発生器５４５の出
力端子に接続する。関数発生器５４５は絶対差値
決定回路５４７の出力端子から信号を受信し、こ
の回路５４７の入力端子は、制御回路５３０の入
力端子５３１及び５３７における信号と、平均化
回路５５２の出力信号との間の絶対差値を決定す
る２個の絶対差値決定回路５４９及び５５１の出
力端子に接続し、平均化回路５５２の入力端子５
５３，５５５，５５７は非線形フイルタ回路７１
の入力端子１１，９，３にそれぞれ接続する。

振幅比制御回路５３５に対する制御信号の導出
は次の事項を基礎とする。非線形フイルタ回路７
１は画像高さ当りの周波数が画像当りのライン数
の３分の１にほぼ等しい周波数を最高可能範囲へ
減衰し、次いで最高の度合の歪を発生する。エネ
ルギー伝達はこれら周波数では最低になる。この
周波数伝達の目安は絶対差値決定回路５４９，５
５１及び５４７を用いて得ることができる。非線
形フイルタ回路７１からのエネルギー伝達が低い
場合には、振幅比制御回路５３５の入力端子５３
９から出力端子５４１への伝達係数ｋを入力端子
５４３における制御信号により大きくして、無歪
信号伝達が行われるようにする必要がある。エネ
ルギー伝達が大きい場合には、伝達係数ｋを小さ
くしかつ振幅比制御回路５３５の入力端子５３３
から出力端子５４１への伝達係数１−ｋを大きく
して、比線形フイルタ回路７１を作動させるよう
にする。

所要に応じ、連続的に制御可能な振幅比制御回
路５３５に代えて切換スイツチを使用することも
できる。

関数発生器５４５により、ユーザの要望に適合
した制御動作を行わせることができ、かつ閾動作
を行わせることができる。

異なるライン数２倍回路の可能な使用態様につ
き第１８図を参照して説明した事項はここでも成
立つ。３本の連続画像ラインの中央ラインに対応
するビデオ信号を常に、平均化回路５５２の入力
端子５５５及び制御回路５３０の入力端子５３７
に供給する場合には、制御回路５３０は非線形フ
イルタ回路７１の他の用途においても使用でき
る。平均化回路５５２は、図示の如く、その入力
端子５５３及び５５７からその出力端子への伝達
係数1/4と、その入力端子５３５からその出力端
子への伝達係数1/2とを有する。

前出の図面におけると対応する部分を同一参照
符号で示した第２０図は、第１９図の制御回路５
３０の制御信号発生部の他の構成例を示す。

本例では１ライン周期に等しい遅延をそれぞれ
発生する遅延回路５６１及び５６３を、ライン数
２倍回路２６３の出力端子２８１及び遅延回路１
３の入力端子の間と、遅延回路２５７の出力端子
の後段とにそれぞれ配置する。

制御回路５３０の入力端子５６５，５６７，５
６９と、入力端子５７１，５７３，５７５はライ
ン数２倍回路の出力端子２８１、遅延回路５６
１，１３，２５７，５６３の出力端子にそれぞれ
接続する制御回路５３０の入力端子５７３，５６
９と、５７５，５６７と、５７１，５７５は絶対
差値決定回路５７５，５７７，５７９の入力端子
にそれぞれ接続し、これら絶対差値決定回路の出
力端子は絶対差値決定回路５８１，５８３，５８
５の一方の入力端子にそれぞれ接続し、その他方
の入力端子は閾値発生回路５８７の出力端子にそ
れぞれ接続する。絶対差値決定回路５８１，５８
３，５８５の出力端子は関数発生器５４５の入力
端子に接続する。

ライン数２倍回路２６３の出力端子２８１及び
遅延回路５６１，１３，２５７，５６３の出力端
子には２フイールドにおいて直接隣接する５ライ
ンから得られたビデオ信号が存在している。従つ
て画像高さ当り画像ライン数の３分の１の領域に
おける周期の数を有する周波数を、絶対差値決定
回路５７５，５７７，５７９，５８１，５８３，
５８５と、関数発生器５４５とを介して検出でき
る。これら周波数が実際に存在する場合には、第
１０図につき説明したように、非線形フイルタ回
路７１は振幅比制御回路５３５によりスイツチオ
フされる。

絶対差値決定回路５７５，５７７，５７９の出
力電圧の少なくとも２つが絶対差値決定回路５８
１，５８３，５８５に供給された閾値を連続的に
超えた場合これら周波数が存在する。

また、２フイールドにおいて直接隣接する５ラ
インのビデオ信号が絶対差値決定回路の入力端子
に供給されかつこれらラインのうち中央の３ライ
ンからのビデオ信号が非線形フイルタ回路７１に
供給される場合には非線形フイルタを含む他のビ
デオ信号処理回路においても使用できる。

前出の図面におけると対応する部分を同一参照
符号で示した第２１図においては、非線形フイル
タ回路７１の前段に方向補正回路６０１を配置す
る。

この補正回路の３個の入力端子６０３，６０
９，６１１は、表示すべき画像の２つの順次のイ
ンタレースフイールドからの３つの順次ラインの
３つの垂直インライン画素に対応するビデオ信号
を受信する。中央画素に対応するビデオ信号は、
例えば入力端子６０９に供給し、例えば、画素の
持続時間に対応する遅延時間を発生する遅延回路
６１３と、方向補正回路６０１の出力端子６１５
とを介して非線形フイルタ回路７１の入力端子９
に供給する。

方向補正回路６０１の入力端子６０３は遅延回
路６１３と同一遅延時間をそれぞれ発生する２個
の遅延回路６１７，６１８の直列回路に接続し、
かつ方向選択回路６２１の上側切換スイツチの３
個の入力端子中の下側入力端子に接続する。これ
ら３個の入力端子のうち上側及び中央入力端子は
遅延回路６１９及び６１７の出力端子にそれぞれ
接続する。

方向補正回路６０１の入力端子６１１は遅延回
路６１３と同一遅延時間をそれぞれ発生する２個
の遅延回路６２３，６２５の直列回路に接続し、
かつ方向選択回路６２１の下側切換スイツチの３
個の入力端子中の上側入力端子に接続する。これ
ら３個の入力端子のうち下側及び中央入力端子は
遅延回路６２５及び６２３の出力端子にそれぞれ
接続する。

方向選択回路６２１の上側及び下側切換スイツ
チの出力端子は方向補正回路６０１の出力端子６
２７及び６２５を介して非線形フイルタ回路７１
の３入力端子３及び１１にそれぞれ接続する。方
向選択回路６２１は電子回路であること明らかで
ある。方向選択回路６２１は、例えば、プログラ
マブル読出専用メモリ（PROM）の形態の関数
発生器６３５の合成信号出力端子６３３からその
合成信号入力端子６３１に供給された方向選択信
号群によつて作動させる。

関数発生器６３５は比較回路６４７，６４９，
６５１，６５３，６５５の出力端子にそれぞれ接
続した５個の入力端子６３７，６３９，６４１，
６４３，６４５を有する。比較回路６４７及び６
４９は、絶対差値決定回路６５７及び６５９によ
つて発生した信号値を、閾値発生器６６１から供
給された閾値とそれぞれ比較する。

絶対差値決定回路６５７及び６５９の一方の入
力端子は絶対差値決定回路６６３及び６６５の出
力端子にそれぞれ接続する。絶対差値決定回路６
５７及び６５９の他方入力端子は絶対差値決定回
路６６５及び６６７の出力端子にそれぞれ接続す
る。更に絶対差値決定回路６６３の出力端子は比
較回路６５１及び６５５の入力端子に接続し、絶
対差値決定回路６６５の出力端子は比較回路６５
１及び６５３の入力端子に接続し、かつ絶対差値
決定回路６６７の出力端子は比較回路６５３及び
６５５の入力端子に接続する。

方向選択回路６２１の上側、中央及び下側位置
をそれぞれ，及びで示し、かつ関数発生器
６３５の入力端子６３７，６３９，６４１，６４
３及び６４５における信号をそれぞれＡ，Ｂ，
Ｃ，Ｄ及びＥで示すと、方向選択回路６２１の上
側、中央及び下側位置，及びに対し次表の
関係が成立つ。

ＡＢＣＤＥ方向選択回路６２１の位置 ０００００ ００００１ ０００１１ ００１００ ０１０００ ０１００１ ０１０１１ ０１１００ １００００ １０００１ １００１１ １０１００ この状態においては、閾値発生器６３３の出力
値が絶対差値決定回路６６５の出力値を超え、絶
対差値決定回路６６７の出力値が絶対差値決定回
路６６５の出力値を超えかつ絶対差値決定回路６
６７の出力値が絶対差値決定回路６６３の出力値
を超えた場合に信号Ｃ，Ｄ及びＥがそれぞれ論理
値１を有するものとする。

これは、非線形フイルタ回路７１が輪郭の方向
に応じて、この輪郭の方向に対応する方向におい
て互に頂部にある画素からビデオ信号を受信し、
その結果非線形フイルタ回路７１により改善され
た雑音抑圧が得られることを意味する。

方向補正回路は上述したすべての場合において
使用できるが、この方向補正回路は１画素に等し
い遅延を発生することを考慮する必要がある。そ
の場合遅延回路を除き、非線形回路の入力端子
３，９及び１１に接続した他の回路はすべて、こ
れら入力端子に接続した状態に維持される。

所要に応じ、方向補正回路６０１を拡張して、
入力端子６０３及び６１１から方向選択回路６２
１及び関数発生器６３５への信号路において一層
多くの画素に対応するビデオ信号を用いて一層多
くの輪郭方向を選択するようにすることができ
る。

【図面の簡単な説明】

第１図はビデオレコードプレーヤによる静止画
表示用の本発明ビデオ信号処理回路の一例のブロ
ツク図、第２図はビデオレコードプレーヤによる
静止画表示用の本発明本発明ビデオ信号処理回路
の他の例のブロツク図、第３図は１フイールド当
りのライン数２倍用の本発明ビデオ信号処理回路
の第１例のブロツク図、第４図は１フイールド当
りのライン数２倍用の本発明ビデオ信号処理回路
の第２例のブロツク図、第５図はライン数２倍用
の本発明ビデオ信号処理回路の第３例のブロツク
図、第６図はライン数２倍用の本発明ビデオ信号
処理回路の第４例のブロツク図、第７図はフイー
ルド数２倍用の本発明ビデオ信号処理回路の一例
のブロツク図、第８図はフイールド数２倍用の本
発明ビデオ信号処理回路の他のブロツク図、第９
図はノイズ抑圧用の本発明ビデオ信号処理回路の
ブロツク図、第１０図は差分パルスコード変調及
び復調用の本発明ビデオ信号処理回路の一例のブ
ロツク図、第１１図は垂直輪郭補正用の本発明ビ
デオ信号処理回路の一例のブロツク図、第１２図
は垂直輪郭補正用の本発明ビデオ信号処理回路の
他の例のブロツク図、第１３図は１フイールド当
りのライン数半減用の本発明ビデオ信号処理回路
の一例のブロツク図、第１４図は１フイールド当
りのライン数半減用の本発明ビデオ信号処理回路
の他の例のブロツク図、第１５図は第６図のライ
ン数２倍器に用いる第２くし形フイルタの一例の
ブロツク図、第１６図はムーブメント検出器とし
て構成された本発明ビデオ信号処理回路の一例の
ブロツク図、第１７図はライン数２倍器、非線形
フイルタ回路及び垂直輪郭補正回路を含む本発明
ビデオ信号処理回路の一例のブロツク図、第１８
図は非線形フイルタ回路及びライン数２倍器の後
段にくし形フイルタを含む本発明ビデオ信号処理
回路のブロツク図、第１９図は非線形フイルタの
出力及び入力回路間に配置された制御回路を有す
る本発明ビデオ信号処理回路のブロツク図、第２
０図は非線形フイルタ回路の出力及び入力回路間
に配置された制御回路の他の例を含む本発明ビデ
オ信号処理回路のブロツク図、第２１図は非線形
フイルタ回路の入力回路の前段に方向補正回路を
含む本発明ビデオ信号処理回路のブロツク図であ
る。 １……入力端、５……選択回路、７，１３，８
３，１７９……遅延回路、１５，１７，１９……
スイツチ、２９……決定回路、３７……論理回
路、４０，４３，４９……比較回路、６５，８１
……切換スイツチ、７１……非線形フイルタ回
路、７５……並列フイルタ回路、７７……くし形
フイルタ回路、８７，８９，９１，９３，９５，
９７，９９，１０１……遅延素子、１０３，１０
５，１０７，１０９，１１１，１１３，１１５，
１１７，１２３，１２５，１２７，１２９，１３
１，１３３，１３５，１３７，１４３，１４５…
…係数回路、１１９，１２１，１３９，１４１，
１５５，１７５，１８５，２０７……加算回路、
１６１……減算回路、２０１……くし形フイル
タ、２１３……減算回路、２１９……全域パス回
路、２２０……第２くし形フイルタ回路、２２３
……ライン数２倍器、２２７，２２９……書込み
スイツチ、２３１，２３３，２３５，２３７……
ラインメモリ、２４３，２４５……読取りスイツ
チ、２４４……切換スイツチ、２５１，２５３，
２５５，２５６，２５７，２５９……遅延回路、
２６３……ライン数２倍器、２６５……遅延回
路、２６９，２７１，２７３……ラインメモリ、
２５７……書込みスイツチ、２７７……書込みス
イツチ、２７９……読出しスイツチ、２８３……
フイールド数２倍器、２８７，２８９，２９７，
３０１，３０３……切換スイツチ、２９３，２９
５，３２３，３２５，３２７，３５５，３５９，
３６１，３６７，３８５，４０１，４２１，４２
３，４２５，４３１，４３３，５１５……遅延回
路、３０７……減算回路、３３１……DPCMデ
コーダ、３１３……伝達回路、３１７……加算回
路、３３７……量子化減算回路、３４７……復量
子化加算回路、３６５……加減算回路、３７５…
…加算回路、３７９……伝達回路、４０５……補
間回路、４１３……加算回路、４１７……ライン
数半減回路、４４７……加算回路、４５３，５０
３……減算回路、５１７……くし形フイルタ回
路、５２３……合成回路、５２７，５２９……く
し形フイルタ、５３０……制御回路、５３５……
振幅比制御回路、５４５……関数発生器、５４
７，５４９，５５１……絶対差値決定回路、５５
２……平均化回路、５６１，５６３……遅延回
路、５７５，５７７，５７９，５８１，５８３，
５８５……絶対差値決定回路、５８７……閾値発
生回路、６０１……方向補正回路、６１３，６１
７，６１９，６２３，６２５……遅延回路、６２
１……方向選択回路、６３５……関数発生器、６
４７，６４９，６５１，６５３，６５５……比較
回路、６５７，６５９，６６３，６６５，６６７
……絶対差値決定回路、６６１……閾値発生器。

Claims (1)

1. 【特許請求の範囲】 １ ２フイールドの隣接する順次の３ラインに
   略々対応するビデオ信号を供給する信号源に結合
   された３個の入力端子と１個の出力端子を有する
   と共に決定回路によつて駆動し得る動き適応形選
   択回路を有する非線形フイルタ回路を具える飛越
   し走査ビデオ信号を処理するビデオ信号処理回路
   において、前記決定回路２９は前記選択回路５の
   ３個の入力端子３，９，１１にそれぞれ結合され
   た３個の入力端子５１，５３，５７を有すると共
   に、任意の瞬時において選択回路５の３個の入力
   端子３，９，１１のどの端子に供給されたビデオ
   信号の振幅がこれら３個の入力端子の信号振幅の
   平均値に最も近いかを決定するよう構成し、且つ
   前記選択回路５は前記決定回路２９の制御の下で
   決定された入力端子をその出力端子２１に結合す
   る回路１５，１７，１９を具えていることを特徴
   とするビデオ信号処理回路。 ２ 特請請求の範囲第１項に記載のビデオ信号処
   理回路において、前記非線形フイルタ回路は、ビ
   デオ信号を、３画像ラインに相当する垂直方向の
   周期性を持つ信号成分が抑圧され、２画像ライン
   に相当する周期性を持つ信号成分が通されると共
   に４画像ライン以上に相当する周期性を持つ信号
   成分が通されるようにくし形にろ波して選択回路
   ５の入力端子３，９，１１に供給するくし形フイ
   ルタ回路７７を含み、信号トランジエントが垂直
   方向のリンギングを殆んど示さないようにしてあ
   ることを特徴とするビデオ信号処理回路（第２
   図）。 ３ 特許請求の範囲第１項又は第２項に記載のビ
   デオ信号処理回路において、前記決定回路２９は
   選択回路５の入力端子３，９，１１の各別の対に
   それぞれ結合された入力端子対５１，５３；５
   ５，５７；５９，６１を有する３個の比較回路４
   ５，４７，４９を含み、これら比較回路の出力端
   子を読出し専用メモリ３７のアドレス入力端子３
   ９，４１，４３に結合すると共に、該メモリの出
   力端子３１，３３，３５を前記選択回路５の駆動
   信号入力端子２３，２５，２７に結合してあるこ
   とを特徴とするビデオ信号処理回路（第１図）。 ４ 特許請求の範囲第１、２項又は第３項に記載
   のビデオ信号処理回路において、前記非線形フイ
   ルタ回路はライン数２倍回路２２３を含み、該ラ
   イン数２倍回路の一方の入力端子２２１を少なく
   とも選択回路５を経て、他方の入力端子２２５を
   遅延回路２１９，２２６；９５，２７，８３を経
   てビデオ信号源１に結合してあることを特徴とす
   るビデオ信号処理回路（第３および第４図）。 ５ 特許請求の範囲第１、２項又は第３項に記載
   のビデオ信号処理回路において、前記非線形フイ
   ルタ回路はライン数２倍回路２２３を含み、該ラ
   イン数２倍回路の一方の入力端子２２１を１フイ
   ールド期間＋1/2ライン期間の遅延を有する遅延
   回路２５３を経て、他方の入力端子２２５を直接
   ビデオ信号源１に結合してあることを特徴とする
   ビデオ信号処理回路（第５図）。 ６ 特許請求の範囲第１、２項又は第３項に記載
   のビデオ信号処理回路において、前記非線形フイ
   ルタ回路はライン数２倍回路２６３を含み、該ラ
   イン数２倍回路は互に部分的にオーバラツプする
   書込みサイクルを有する３個のラインメモリ２６
   ９，２７１，２７３を含んでいることを特徴とす
   るビデオ信号処理回路（第６図）。 ７ 特許請求の範囲第１、２項又は第３項に記載
   のビデオ信号処理回路において、ビデオ信号源は
   Ａ，Ａ，Ｂ，Ｂ型のフイールド数２倍器２８３を
   含んでいることを特徴とするビデオ信号処理回路
   （第７，８図）。 ８ 特許請求の範囲第１項に記載のビデオ信号処
   理回路において、前記非線形フイルタ回路は選択
   回路３，９，１１，７１，２１を含む帰還路３２
   １，３１９，３０５を有する再帰型ノイズ低減回
   路であることを特徴とするビデオ信号処理回路
   （第９図）。 ９ 特許請求の範囲第１項に記載のビデオ信号処
   理回路において、前記非線形フイルタ回路は、入
   力端子３３３を加算回路３４７の一方の入力端子
   ３４９に結合すると共に該加算回路の他方の入力
   端子３４５を選択回路５，７１を含む遅延回路７
   １，３５５，３５３，３５１を経て該加算回路の
   出力端子３４９に結合して成るDPCMデコーダ
   ３３１であることを特徴とするビデオ信号処理回
   路（第１０図）。 １０ 特許請求の範囲第１項に記載のビデオ信号
   処理回路において、前記選択回路５の出力端子２
   １を垂直輪郭補正信号を形成する加減算回路３６
   ５の第１入力端子３６３に結合すると共に１ライ
   ン期間の遅延を有する遅延回路３６７を経て該加
   減算回路の第２入力端子３６９に結合し、該加減
   算回路の第３入力端子３７１を選択回路の入力端
   子９に結合してあることを特徴とするビデオ信号
   処理回路（第１１図）。 １１ 特許請求の範囲第２項に記載のビデオ信号
   処理回路において、前記くし形フイルタ回路７５
   は２個の出力端子１８１，１８３を有し、これら
   出力端子を互に１ライン期間の遅延を生ずるよう
   に遅延回路を経て及び直接加減算回路３６５の２
   個の入力端子３７１，３６３に結合すると共に、
   該加減算回路の第３入力端子３６９を１ライン期
   間の遅延を有する遅延回路３６７を経てくし形フ
   イルタ回路７５の一方の出力端子１８３に結合
   し、前記加減算回路３６５が輪郭補正信号を出力
   し得るようにしてあることを特徴とするビデオ信
   号処理回路（第１２図）。 １２ 特許請求の範囲第１、２項又は第３項に記
   載のビデオ信号処理回路において、前記非線形フ
   イルタ回路は少なくとも補間回路４０５を経て選
   択回路７１，７５に結合されたライン数半減回路
   ４１７を含むことを特徴とするビデオ信号処理回
   路（第１３，１４図）。 １３ 特許請求の範囲第１項に記載のビデオ信号
   処理回路において、前記選択回路の出力端子２１
   に減算回路５０３の一方の入力端子５０１を接続
   し、該減算回路の他方の入力端子を決定回路の先
   行フイールドからのビデオ信号が供給される入力
   端子１１に結合して該減算回路５０３の出力端子
   ５０７にムーブメント指示信号が得られるように
   してあることを特徴とするビデオ信号処理回路
   （第１６図）。 １４ 特許請求の範囲第１項に記載のビデオ信号
   処理回路において、前記非線形フイルタ回路はラ
   イン数２倍回路を含み、その出力端子２８１を非
   線形フイルタ回路として作用する決定及び選択回
   路７１の入力回路３，９，１１に結合すると共
   に、決定及び選択回路７１の出力端子２１と入力
   端子９とを相補くし形フイルタ回路５１７を経て
   切換スイツチ２４４の入力端子にそれぞれ結合し
   てあることを特徴とするビデオ信号処理回路（第
   １８図）。 １５ 特許請求の範囲第１項に記載のビデオ信号
   処理回路において、前記非線形フイルタ回路は非
   線形フイルタ回路として作用する決定及び選択回
   路７１の出力端子２１と入力回路３，９，１１と
   に結合された制御回路５３０を含むことを特徴と
   するビデオ信号処理回路（第１９，２０図）。