JPH0582807A - 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 - Google Patents
定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法Info
- Publication number
- JPH0582807A JPH0582807A JP3241874A JP24187491A JPH0582807A JP H0582807 A JPH0582807 A JP H0582807A JP 3241874 A JP3241874 A JP 3241874A JP 24187491 A JP24187491 A JP 24187491A JP H0582807 A JPH0582807 A JP H0582807A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- semiconductor
- conductivity type
- impurity concentration
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 624
- 230000015556 catabolic process Effects 0.000 claims abstract description 67
- 230000002441 reversible effect Effects 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims description 121
- 239000000758 substrate Substances 0.000 claims description 66
- 238000000034 method Methods 0.000 claims description 39
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 20
- 230000036961 partial effect Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 28
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 15
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- 239000011574 phosphorus Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000008186 active pharmaceutical agent Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000002457 bidirectional effect Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- WQYVRQLZKVEZGA-UHFFFAOYSA-N hypochlorite Chemical compound Cl[O-] WQYVRQLZKVEZGA-UHFFFAOYSA-N 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910052582 BN Inorganic materials 0.000 description 4
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000005566 electron beam evaporation Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- STDAELIWIOXBQZ-UHFFFAOYSA-N OCl.OCl.OCl.P Chemical compound OCl.OCl.OCl.P STDAELIWIOXBQZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
- Emergency Protection Circuit Devices (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】高耐圧で安定した定電圧特性示す定電圧ダイオ
ード及びその製造方法並びに定電圧ダイオードを用いた
半導体回路装置を提供する。 【構成】ｎ型半導体層１４と、ｎ型半導体層１４の一方
側に隣接するｐ型半導体層１５と、ｎ型半導体層１４の
他方側に隣接するｎ+ 型半導体層１３と、ｐ型半導体層
１５に隣接するｐ+ 型半導体層１６と、ｐ型半導体層１
５とｐ+ 型半導体層１６との間にあってそれらに包囲さ
れたｎ+ 型半導体層１７と、ｎ+ 型半導体層１３にオー
ミック接触したカソード電極２と、ｐ+ 型半導体層１６
にオーミック接触したアノード電極３とから構成されて
いる。 【効果】本発明の定電圧ダイオードによれば、高電圧に
耐える部分と低電圧で降伏する部分う備えるため、高耐
圧で安定した定電圧特性示す定電圧ダイオードを実現で
きる。この定電圧ダイオードをスナバ回路及び電力変換
装置のダイオードとして使用することにより、信頼性の
高い回路及び装置を得ることができる。
ード及びその製造方法並びに定電圧ダイオードを用いた
半導体回路装置を提供する。 【構成】ｎ型半導体層１４と、ｎ型半導体層１４の一方
側に隣接するｐ型半導体層１５と、ｎ型半導体層１４の
他方側に隣接するｎ+ 型半導体層１３と、ｐ型半導体層
１５に隣接するｐ+ 型半導体層１６と、ｐ型半導体層１
５とｐ+ 型半導体層１６との間にあってそれらに包囲さ
れたｎ+ 型半導体層１７と、ｎ+ 型半導体層１３にオー
ミック接触したカソード電極２と、ｐ+ 型半導体層１６
にオーミック接触したアノード電極３とから構成されて
いる。 【効果】本発明の定電圧ダイオードによれば、高電圧に
耐える部分と低電圧で降伏する部分う備えるため、高耐
圧で安定した定電圧特性示す定電圧ダイオードを実現で
きる。この定電圧ダイオードをスナバ回路及び電力変換
装置のダイオードとして使用することにより、信頼性の
高い回路及び装置を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧の定電圧ダイオー
ド及びそれを用いた電力変換装置並びに定電圧ダイオー
ドの製造方法に関する。
ド及びそれを用いた電力変換装置並びに定電圧ダイオー
ドの製造方法に関する。
【０００２】
【従来の技術】通常、ツエナーダイオードと呼ばれてい
る定電圧ダイオードは高不純物濃度のｎ型半導体領域と
ｐ型半導体領域とで形成されるｐｎ接合を具備してい
る。ｐｎ接合が所定の耐圧を得るために、例えばｎ型半
導体基板とそれより高不純物濃度のｐ型半導体領域とで
ｐｎ接合を形成している場合、ｐｎ接合の周辺部分にｐ
型半導体領域より深いｐ型のガードリング領域を形成す
ることが知られている（特開昭57−71186 号公報）。こ
の技術によれば、改善された信頼性を有するツエナーダ
イオードを高生産効率で提供できるとされている。ま
た、ガードリング領域に囲まれたｐｎ主接合領域を複数
に分割しかつ対称的に配置し、これによって電流集中に
よるサージ耐量の低下を防止することがしらるている
（特開昭57−129475号公報）。しかし、定電圧を実現す
るために高不純物濃度のｎ型半導体とｐ型半導体が隣接
して形成されており、定電圧は１０Ｖ以下であり、高耐
圧の定電圧ダイオードが容易に得られない。
る定電圧ダイオードは高不純物濃度のｎ型半導体領域と
ｐ型半導体領域とで形成されるｐｎ接合を具備してい
る。ｐｎ接合が所定の耐圧を得るために、例えばｎ型半
導体基板とそれより高不純物濃度のｐ型半導体領域とで
ｐｎ接合を形成している場合、ｐｎ接合の周辺部分にｐ
型半導体領域より深いｐ型のガードリング領域を形成す
ることが知られている（特開昭57−71186 号公報）。こ
の技術によれば、改善された信頼性を有するツエナーダ
イオードを高生産効率で提供できるとされている。ま
た、ガードリング領域に囲まれたｐｎ主接合領域を複数
に分割しかつ対称的に配置し、これによって電流集中に
よるサージ耐量の低下を防止することがしらるている
（特開昭57−129475号公報）。しかし、定電圧を実現す
るために高不純物濃度のｎ型半導体とｐ型半導体が隣接
して形成されており、定電圧は１０Ｖ以下であり、高耐
圧の定電圧ダイオードが容易に得られない。
【０００３】また、従来の高耐圧のダイオードとして
は、ＩＥＥＥ Ｔransaction onＥlectron Ｄevices, VO
L.ED-31,No.6,733(1984)におけるＫ.Ｐ.Ｂrieger 等に
よる“The Influence of Surface Charge and Bevel An
gle on the BlockingBehavior of a High-Viltage p+nn
+ Device"と題する文献において、半導体基体の側端面
におけるｐｎ接合との交差する角度（ベベル角度）を調
整することにより、ｐｎ接合露出表面の電界強度を下げ
高耐圧のダイオードが実現できることを示している。し
かしながら、この従来例では、半導体表面の電界強度が
一様ではなく、ベベル角度や半導体表面の保護膜中の電
荷の極性や大きさ等により、ｐ型半導体側や高不純物濃
度のｎ型半導体側に近いｎ型半導体表面で電界が強くな
り降伏しやすかった。すなわち、降伏時においては降伏
現象が素子の内部のｐｎ接合で一様に起こらず、どうし
ても端面で起こることから、仮に高耐圧の定電圧ダイオ
ードが得られても、降伏時には局所的な熱発生を伴うの
で破壊に至りやすかった。
は、ＩＥＥＥ Ｔransaction onＥlectron Ｄevices, VO
L.ED-31,No.6,733(1984)におけるＫ.Ｐ.Ｂrieger 等に
よる“The Influence of Surface Charge and Bevel An
gle on the BlockingBehavior of a High-Viltage p+nn
+ Device"と題する文献において、半導体基体の側端面
におけるｐｎ接合との交差する角度（ベベル角度）を調
整することにより、ｐｎ接合露出表面の電界強度を下げ
高耐圧のダイオードが実現できることを示している。し
かしながら、この従来例では、半導体表面の電界強度が
一様ではなく、ベベル角度や半導体表面の保護膜中の電
荷の極性や大きさ等により、ｐ型半導体側や高不純物濃
度のｎ型半導体側に近いｎ型半導体表面で電界が強くな
り降伏しやすかった。すなわち、降伏時においては降伏
現象が素子の内部のｐｎ接合で一様に起こらず、どうし
ても端面で起こることから、仮に高耐圧の定電圧ダイオ
ードが得られても、降伏時には局所的な熱発生を伴うの
で破壊に至りやすかった。
【０００４】
【発明が解決しようとする課題】上記従来技術は、定電
圧を実現する動作原理がアバランシェあるいはツエナー
降伏のみであり、高耐圧素子に適用した場合にはｐｎ接
合面内で不均一が生じ、降伏時に電流集中によって素子
が破壊する問題がある。さらに、従来のダイオードをス
イッチング素子であるＧＴＯサイリスタ，トランジスタ
及びＩＧＢＴ等の保護回路であるスナバ回路に使用した
場合、配線のインダクタンス等によってダイオードの両
端に大きなスパイク電圧が発生し、スナバ用ダイオード
のみならず、スイッチング素子までも破壊するという問
題がある。また、電力系統の母線電圧が落雷等の事故に
よって変動して大きなスパイク電圧が電力変換装置に印
加されると、電力変換装置及びそれを構成している半導
体素子を破壊してしまうという問題があった。
圧を実現する動作原理がアバランシェあるいはツエナー
降伏のみであり、高耐圧素子に適用した場合にはｐｎ接
合面内で不均一が生じ、降伏時に電流集中によって素子
が破壊する問題がある。さらに、従来のダイオードをス
イッチング素子であるＧＴＯサイリスタ，トランジスタ
及びＩＧＢＴ等の保護回路であるスナバ回路に使用した
場合、配線のインダクタンス等によってダイオードの両
端に大きなスパイク電圧が発生し、スナバ用ダイオード
のみならず、スイッチング素子までも破壊するという問
題がある。また、電力系統の母線電圧が落雷等の事故に
よって変動して大きなスパイク電圧が電力変換装置に印
加されると、電力変換装置及びそれを構成している半導
体素子を破壊してしまうという問題があった。
【０００５】本発明の目的は、従来構造の問題点を解決
したばらつきが少なく、電流容量を大きくできる高耐圧
の定電圧ダイオード及びそらの製造方法を提供すること
にある。
したばらつきが少なく、電流容量を大きくできる高耐圧
の定電圧ダイオード及びそらの製造方法を提供すること
にある。
【０００６】本発明の他の目的は、本発明の定電圧ダイ
オードを用いた電力変換装置を提供することにある。
オードを用いた電力変換装置を提供することにある。
【０００７】本発明の更に他の目的は実施例の説明から
明らかとなろう。
明らかとなろう。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明定電圧ダイオードの特徴は、所定の高電圧を分
担する部分と所定の電圧に達したら低い電圧で抵抗が著
しく下がる部分から構成し、これによって高電圧が印加
された場合、任意の一定の高電圧に対して定電圧特性示
すようにした点にある。
に本発明定電圧ダイオードの特徴は、所定の高電圧を分
担する部分と所定の電圧に達したら低い電圧で抵抗が著
しく下がる部分から構成し、これによって高電圧が印加
された場合、任意の一定の高電圧に対して定電圧特性示
すようにした点にある。
【０００９】本発明定電圧ダイオードの特徴を具体的に
言えば、一方導電型の第１半導体領域と、それに隣接す
る他方導電型の第２半導体領域と、第１半導体領域及び
第２半導体領域にオーミック接触した一対の電極を有す
るダイオードにおいて、第２半導体領域中に一方導電型
のそれより高不純物濃度の第３半導体領域を形成し、一
対の電極間に第１半導体領域と第２半導体領域間に形成
される第１ｐｎ接合が逆バイアスとなる逆方向電圧を印
加した時、所定の高電圧で第３半導体領域と第１半導体
領域に挟まれた第２半導体領域が完全に空乏状態とな
り、第２半導体領域と第３半導体領域間に形成される第
２ｐｎ接合の第１ｐｎ接合より遠い部分が低い電圧でア
バランシェあるいはツエナー降伏するようにした点にあ
る。
言えば、一方導電型の第１半導体領域と、それに隣接す
る他方導電型の第２半導体領域と、第１半導体領域及び
第２半導体領域にオーミック接触した一対の電極を有す
るダイオードにおいて、第２半導体領域中に一方導電型
のそれより高不純物濃度の第３半導体領域を形成し、一
対の電極間に第１半導体領域と第２半導体領域間に形成
される第１ｐｎ接合が逆バイアスとなる逆方向電圧を印
加した時、所定の高電圧で第３半導体領域と第１半導体
領域に挟まれた第２半導体領域が完全に空乏状態とな
り、第２半導体領域と第３半導体領域間に形成される第
２ｐｎ接合の第１ｐｎ接合より遠い部分が低い電圧でア
バランシェあるいはツエナー降伏するようにした点にあ
る。
【００１０】アバランシェあるいはツエナー降伏を容易
にするためには、第２半導体領域及び第３半導体領域上
に第２半導体領域より高不純物濃度の他方導電型の第４
半導体領域を設け、第３半導体領域と第４半導体領域と
で第２ｐｎ接合の第１ｐｎ接合より遠い部分を形成すれ
ばよい。
にするためには、第２半導体領域及び第３半導体領域上
に第２半導体領域より高不純物濃度の他方導電型の第４
半導体領域を設け、第３半導体領域と第４半導体領域と
で第２ｐｎ接合の第１ｐｎ接合より遠い部分を形成すれ
ばよい。
【００１１】電極の低抵抗オーミック接触を容易とする
ためには、電極と第１半導体領域との間に第１半導体領
域より高不純物濃度を有する一方導電型の第５半導体領
域を介在させればよい。
ためには、電極と第１半導体領域との間に第１半導体領
域より高不純物濃度を有する一方導電型の第５半導体領
域を介在させればよい。
【００１２】半導体基体内での電流集中を防止するため
には、第３半導体領域が分離された複数個の領域で形成
すればよい。
には、第３半導体領域が分離された複数個の領域で形成
すればよい。
【００１３】第３半導体領域を分離された複数個の領域
で形成する場合には、第３半導体領域相互を一方導電型
の第６半導体領域により電気的に連結することにより、
所定の高電圧で第２半導体領域が完全に空乏状態となっ
た場合、複数個の第３半導体領域が全て電気的に等電位
となるようすることが好ましい。この場合、第６半導体
領域は第２半導体領域と第４半導体領域との間に設ける
か、第２半導体領域内に設ける。
で形成する場合には、第３半導体領域相互を一方導電型
の第６半導体領域により電気的に連結することにより、
所定の高電圧で第２半導体領域が完全に空乏状態となっ
た場合、複数個の第３半導体領域が全て電気的に等電位
となるようすることが好ましい。この場合、第６半導体
領域は第２半導体領域と第４半導体領域との間に設ける
か、第２半導体領域内に設ける。
【００１４】双方向に定電圧特性を示す定電圧ダイオー
ドを実現するためには、上述の定電圧ダイオードにおい
て第１半導体領域の第３半導体領域とは反対側に他方導
電型の第７半導体領域を隣接させ、この第７半導体領域
中に一方導電型のそれより高不純物濃度の第８半導体領
域を形成し、第１半導体領域にオーミック接触していた
電極を第７半導体領域に設ければよい。この場合、上述
の定電圧ダイオードにおける種々の変形がそのまま適用
できる。
ドを実現するためには、上述の定電圧ダイオードにおい
て第１半導体領域の第３半導体領域とは反対側に他方導
電型の第７半導体領域を隣接させ、この第７半導体領域
中に一方導電型のそれより高不純物濃度の第８半導体領
域を形成し、第１半導体領域にオーミック接触していた
電極を第７半導体領域に設ければよい。この場合、上述
の定電圧ダイオードにおける種々の変形がそのまま適用
できる。
【００１５】上記目的を達成する本発明半導体回路の特
徴は、スイッチング素子と並列接続され、アノード側が
スイッチング素子のアノード側に接続されたダイオード
と、一方の端子がスイッチング素子のカソード側に他方
の端子がダイオードのカソード側にそれぞれ接続された
コンデンサと、ダイオードに並列接続され抵抗とから成
り、ダイオードが、一方導電型の第１半導体領域と、そ
れに隣接する他方導電型の第２半導体領域と、第１半導
体領域及び第２半導体領域にオーミック接触した一対の
電極を有し、第２半導体領域中に一方導電型のそれより
高不純物濃度の第３半導体領域を形成し、一対の電極間
に第１半導体領域と第２半導体領域間に形成される第１
ｐｎ接合が逆バイアスとなる逆方向電圧を印加した時、
所定の高電圧で第３半導体領域と第１半導体領域に挟ま
れた第２半導体領域が完全に空乏状態となり、第２半導
体領域と第３半導体領域間に形成される第２ｐｎ接合の
第１ｐｎ接合より遠い部分が低い電圧でアバランシェあ
るいはツエナー降伏するように構成されている点にあ
る。この場合においても、上述の定電圧ダイオードにお
ける種々の変形がそのまま適用できる。
徴は、スイッチング素子と並列接続され、アノード側が
スイッチング素子のアノード側に接続されたダイオード
と、一方の端子がスイッチング素子のカソード側に他方
の端子がダイオードのカソード側にそれぞれ接続された
コンデンサと、ダイオードに並列接続され抵抗とから成
り、ダイオードが、一方導電型の第１半導体領域と、そ
れに隣接する他方導電型の第２半導体領域と、第１半導
体領域及び第２半導体領域にオーミック接触した一対の
電極を有し、第２半導体領域中に一方導電型のそれより
高不純物濃度の第３半導体領域を形成し、一対の電極間
に第１半導体領域と第２半導体領域間に形成される第１
ｐｎ接合が逆バイアスとなる逆方向電圧を印加した時、
所定の高電圧で第３半導体領域と第１半導体領域に挟ま
れた第２半導体領域が完全に空乏状態となり、第２半導
体領域と第３半導体領域間に形成される第２ｐｎ接合の
第１ｐｎ接合より遠い部分が低い電圧でアバランシェあ
るいはツエナー降伏するように構成されている点にあ
る。この場合においても、上述の定電圧ダイオードにお
ける種々の変形がそのまま適用できる。
【００１６】上記目的を達成する本発明電力変換装置の
特徴は、一対の直流端子と、交流出力の相数と同数の交
流端子と、一対の直流端子間に接続され、それぞれスイ
ッチング素子と逆極性のダイオードの並列回路を２個直
列接続した構成からなり、並列回路の相互接続点が異な
る交流端子に接続された交流出力の相数と同数のインバ
ータ単位とを具備し、ダイオードが、一方導電型の第１
半導体領域と、それに隣接する他方導電型の第２半導体
領域と、第１半導体領域及び第２半導体領域にオーミッ
ク接触した一対の電極を有し、第２半導体領域中に一方
導電型のそれより高不純物濃度の第３半導体領域を形成
し、一対の電極間に第１半導体領域と第２半導体領域間
に形成される第１ｐｎ接合が逆バイアスとなる逆方向電
圧を印加した時、所定の高電圧で第３半導体領域と第１
半導体領域に挟まれた第２半導体領域が完全に空乏状態
となり、第２半導体領域と第３半導体領域間に形成され
る第２ｐｎ接合の第１ｐｎ接合より遠い部分が低い電圧
でアバランシェあるいはツエナー降伏するように構成さ
れている点にある。この場合においても、上述の定電圧
ダイオードにおける種々の変形がそのまま適用できる。
特徴は、一対の直流端子と、交流出力の相数と同数の交
流端子と、一対の直流端子間に接続され、それぞれスイ
ッチング素子と逆極性のダイオードの並列回路を２個直
列接続した構成からなり、並列回路の相互接続点が異な
る交流端子に接続された交流出力の相数と同数のインバ
ータ単位とを具備し、ダイオードが、一方導電型の第１
半導体領域と、それに隣接する他方導電型の第２半導体
領域と、第１半導体領域及び第２半導体領域にオーミッ
ク接触した一対の電極を有し、第２半導体領域中に一方
導電型のそれより高不純物濃度の第３半導体領域を形成
し、一対の電極間に第１半導体領域と第２半導体領域間
に形成される第１ｐｎ接合が逆バイアスとなる逆方向電
圧を印加した時、所定の高電圧で第３半導体領域と第１
半導体領域に挟まれた第２半導体領域が完全に空乏状態
となり、第２半導体領域と第３半導体領域間に形成され
る第２ｐｎ接合の第１ｐｎ接合より遠い部分が低い電圧
でアバランシェあるいはツエナー降伏するように構成さ
れている点にある。この場合においても、上述の定電圧
ダイオードにおける種々の変形がそのまま適用できる。
【００１７】上記目的を達成する本発明定電圧ダイオー
ドの製造方法の特徴は、一方導電型の半導体基板の一方
の主表面側に他方導電型の第１半導体領域を形成する第
１の工程と、第１半導体領域の表面から内部に延び第１
半導体領域より高不純物濃度を有し一方導電型の第２半
導体領域を形成する第２の工程と、半導体基板領域の他
方の主表面側に半導体基板領域より高不純物濃度を有す
る一方導電型の第３半導体領域を形成する第３の工程
と、第１半導体領域及び第２半導体領域に隣接して第１
半導体領域より高不純物濃度を有する他方導電型の第４
半導体領域を形成する第４の工程と、第３半導体領域及
び第４半導体領域にそれぞれ電極を形成する第５の工程
とを具備することにある。この場合、第２の工程と第３
の工程とを同時に実行することが好ましい。
ドの製造方法の特徴は、一方導電型の半導体基板の一方
の主表面側に他方導電型の第１半導体領域を形成する第
１の工程と、第１半導体領域の表面から内部に延び第１
半導体領域より高不純物濃度を有し一方導電型の第２半
導体領域を形成する第２の工程と、半導体基板領域の他
方の主表面側に半導体基板領域より高不純物濃度を有す
る一方導電型の第３半導体領域を形成する第３の工程
と、第１半導体領域及び第２半導体領域に隣接して第１
半導体領域より高不純物濃度を有する他方導電型の第４
半導体領域を形成する第４の工程と、第３半導体領域及
び第４半導体領域にそれぞれ電極を形成する第５の工程
とを具備することにある。この場合、第２の工程と第３
の工程とを同時に実行することが好ましい。
【００１８】電流集中を防止した定電圧ダイオードを製
造する方法の特徴は、次の通りである。
造する方法の特徴は、次の通りである。
【００１９】即ち、第１は、一方導電型の半導体基板の
一方の主表面側に他方導電型の第１半導体領域を形成す
る第１の工程と、第１半導体領域の表面から内部に延
び、第１半導体領域より高不純物濃度を有する一方導電
型の第２半導体領域を複数個形成する第２の工程と、第
１半導体領域の表面から内部に延び、一方導電型で第１
半導体領域より高不純物濃度を有し、第２半導体領域相
互を連結する線状の第３半導体領域を形成する第３の工
程と、半導体基板領域の他方の主表面側に半導体基板領
域より高不純物濃度を有する一方導電型の第４半導体領
域を形成する第４の工程と、第１半導体領域，第２半導
体領域及び第３半導体領域に隣接して第１半導体領域よ
り高不純物濃度を有する他方導電型の第５半導体領域を
形成する第５の工程と、第４半導体領域及びと第５半導
体領域にはそれぞれ電極を形成する第６の工程を具備す
る点にある。この場合、第２の工程と第４の工程とを同
時に実行することが好ましい。
一方の主表面側に他方導電型の第１半導体領域を形成す
る第１の工程と、第１半導体領域の表面から内部に延
び、第１半導体領域より高不純物濃度を有する一方導電
型の第２半導体領域を複数個形成する第２の工程と、第
１半導体領域の表面から内部に延び、一方導電型で第１
半導体領域より高不純物濃度を有し、第２半導体領域相
互を連結する線状の第３半導体領域を形成する第３の工
程と、半導体基板領域の他方の主表面側に半導体基板領
域より高不純物濃度を有する一方導電型の第４半導体領
域を形成する第４の工程と、第１半導体領域，第２半導
体領域及び第３半導体領域に隣接して第１半導体領域よ
り高不純物濃度を有する他方導電型の第５半導体領域を
形成する第５の工程と、第４半導体領域及びと第５半導
体領域にはそれぞれ電極を形成する第６の工程を具備す
る点にある。この場合、第２の工程と第４の工程とを同
時に実行することが好ましい。
【００２０】第２は、一方導電型の半導体基板の一方の
主表面側に他方導電型の第１半導体領域を形成する第１
の工程と、第１半導体領域の表面から内部に延び、第１
半導体領域より高不純物濃度を有する一方導電型の第２
半導体領域を形成する第２の工程と、第２半導体領域の
表面から内部に延び、第２半導体領域より高不純物濃度
を有する一方導電型の第３半導体領域を複数個形成する
第３の工程と、半導体基板領域の他方の主表面側に半導
体基板領域より高不純物濃度を有する第４半導体領域を
形成する第４の工程と、第２半導体領域表面にそれより
高不純物濃度を有する他方導電型の第５半導体領域を形
成する第５の工程と、第１半導体領域，第３半導体領域
及び第５半導体領域に隣接して第１半導体領域より高不
純物濃度を有する他方導電型の第６半導体領域を形成す
る第６の工程と、第４半導体領域及び第６半導体領域に
それぞれ電極を形成する第７の工程とを具備する点にあ
る。この場合、第２の工程と第４の工程とを同時に実行
することが好ましい。
主表面側に他方導電型の第１半導体領域を形成する第１
の工程と、第１半導体領域の表面から内部に延び、第１
半導体領域より高不純物濃度を有する一方導電型の第２
半導体領域を形成する第２の工程と、第２半導体領域の
表面から内部に延び、第２半導体領域より高不純物濃度
を有する一方導電型の第３半導体領域を複数個形成する
第３の工程と、半導体基板領域の他方の主表面側に半導
体基板領域より高不純物濃度を有する第４半導体領域を
形成する第４の工程と、第２半導体領域表面にそれより
高不純物濃度を有する他方導電型の第５半導体領域を形
成する第５の工程と、第１半導体領域，第３半導体領域
及び第５半導体領域に隣接して第１半導体領域より高不
純物濃度を有する他方導電型の第６半導体領域を形成す
る第６の工程と、第４半導体領域及び第６半導体領域に
それぞれ電極を形成する第７の工程とを具備する点にあ
る。この場合、第２の工程と第４の工程とを同時に実行
することが好ましい。
【００２１】
【作用】本発明による定電圧ダイオードによれば、第２
半導体領域が第１半導体領域と第３半導体領域との間に
あって所定の高電圧を分担する部分と、第３半導体領域
の第１半導体領域とは反対側にあって低い電圧でアバラ
ンシェあるいはツエナー降伏を生じる部分を備えている
ため高耐圧の定電圧ダイオードを実現できる。この場
合、低い電圧でアバランシェあるいはツエナー降伏を生
じる部分を特定するｐｎ接合を、第３半導体領域と第２
半導体領域からなるｐｎ接合の代わりに、第３半導体領
域とそれと反対導電型でそれより高不純物濃度を有する
第４半導体領域とで形成することにより、所定の電圧値
に達し後のアバランシェあるいはツエナー降伏が容易と
なる。また、電極と第１半導体領域との間にそれと同じ
導電型でそれよりも高不純物濃度を有する第５半導体領
域を介在させることにより、安定な定電圧ダイオードを
実現させることができる。
半導体領域が第１半導体領域と第３半導体領域との間に
あって所定の高電圧を分担する部分と、第３半導体領域
の第１半導体領域とは反対側にあって低い電圧でアバラ
ンシェあるいはツエナー降伏を生じる部分を備えている
ため高耐圧の定電圧ダイオードを実現できる。この場
合、低い電圧でアバランシェあるいはツエナー降伏を生
じる部分を特定するｐｎ接合を、第３半導体領域と第２
半導体領域からなるｐｎ接合の代わりに、第３半導体領
域とそれと反対導電型でそれより高不純物濃度を有する
第４半導体領域とで形成することにより、所定の電圧値
に達し後のアバランシェあるいはツエナー降伏が容易と
なる。また、電極と第１半導体領域との間にそれと同じ
導電型でそれよりも高不純物濃度を有する第５半導体領
域を介在させることにより、安定な定電圧ダイオードを
実現させることができる。
【００２２】さらに、第３半導体領域を複数個に分離形
成し、各第３半導体領域相互をそれと同じ導電型の第６
半導体領域で電気的に連結することにより、所定の高電
圧で第２半導体領域が完全に空乏状態となった場合に各
第３半導体領域を電気的に等電位にできるため、たとえ
ば複数個の第３半導体領域のどこか１ヶ所で空乏層が到
達してもアバランシェあるいはツエナー降伏が全ての個
所で実現するようになり、降伏時に流れる電流の集中が
防止でき、破壊しずらく信頼性の高い定電圧ダイオード
を実現させることができる。
成し、各第３半導体領域相互をそれと同じ導電型の第６
半導体領域で電気的に連結することにより、所定の高電
圧で第２半導体領域が完全に空乏状態となった場合に各
第３半導体領域を電気的に等電位にできるため、たとえ
ば複数個の第３半導体領域のどこか１ヶ所で空乏層が到
達してもアバランシェあるいはツエナー降伏が全ての個
所で実現するようになり、降伏時に流れる電流の集中が
防止でき、破壊しずらく信頼性の高い定電圧ダイオード
を実現させることができる。
【００２３】さらにまた、本発明定電圧ダイオードをス
ナバ回路のダイオードとして、あるいはインバータ装置
の還流ダイオードとして使用することにより、スイッチ
ング素子のスイッチング時生じるスパイク電圧を抑制し
てスナバ回路あるいはインバータ装置を構成する回路素
子を過電圧から保護し、信頼性の高いスナバ回路あるい
はインバータ装置を実現することができる。
ナバ回路のダイオードとして、あるいはインバータ装置
の還流ダイオードとして使用することにより、スイッチ
ング素子のスイッチング時生じるスパイク電圧を抑制し
てスナバ回路あるいはインバータ装置を構成する回路素
子を過電圧から保護し、信頼性の高いスナバ回路あるい
はインバータ装置を実現することができる。
【００２４】さらに、本発明は上記の双方向定電圧ダイ
オードの２つの電極ををインバータ等の電力変換器等の
装置の電源と並列に接続されるよう使用すれば、装置に
過電圧が印加されても、ある定電圧以上の電圧が装置に
印加されることは無いので、装置の過電圧による破壊を
防止することができる。
オードの２つの電極ををインバータ等の電力変換器等の
装置の電源と並列に接続されるよう使用すれば、装置に
過電圧が印加されても、ある定電圧以上の電圧が装置に
印加されることは無いので、装置の過電圧による破壊を
防止することができる。
【００２５】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００２６】図１は本発明による定電圧ダイオードの概
略図である。図において、１は一対の主表面１１，１２
間に、一方の主表面１１に隣接するｎ+ 型半導体層１
３，ｎ+ 型半導体層１３に隣接しｎ+ 型半導体層１３よ
り低不純物濃度のｎ型半導体層１４，ｎ型半導体層１４
に隣接しｎ型半導体層１４との間にｐｎ接合Ｊ1 を形成
するｎ型半導体層１４より高不純物濃度のｐ型半導体層
１５，ｐ型半導体層１５と他方の主表面１２とに隣接す
るｐ型半導体層１５より高不純物濃度のｐ+型半導体層
１６，ｐ型半導体層１５とｐ+ 型半導体層１６との間に
埋設されｐ型半導体層１５より高不純物濃度のｎ+ 型半
導体層１７を具備する半導体基体である。２は一方の主
表面１１においてｎ+ 型半導体層１３にオーミック接触
するカソード電極、３は他方の主表面１２においてｐ+
型半導体層１６にオーミック接触するアノード電極であ
る。
略図である。図において、１は一対の主表面１１，１２
間に、一方の主表面１１に隣接するｎ+ 型半導体層１
３，ｎ+ 型半導体層１３に隣接しｎ+ 型半導体層１３よ
り低不純物濃度のｎ型半導体層１４，ｎ型半導体層１４
に隣接しｎ型半導体層１４との間にｐｎ接合Ｊ1 を形成
するｎ型半導体層１４より高不純物濃度のｐ型半導体層
１５，ｐ型半導体層１５と他方の主表面１２とに隣接す
るｐ型半導体層１５より高不純物濃度のｐ+型半導体層
１６，ｐ型半導体層１５とｐ+ 型半導体層１６との間に
埋設されｐ型半導体層１５より高不純物濃度のｎ+ 型半
導体層１７を具備する半導体基体である。２は一方の主
表面１１においてｎ+ 型半導体層１３にオーミック接触
するカソード電極、３は他方の主表面１２においてｐ+
型半導体層１６にオーミック接触するアノード電極であ
る。
【００２７】次に、本発明による定電圧ダイオードの動
作を図２，図３及び図４を用いて説明する。これらの図
において、図１と同じ符号の部分は図１と同じものを示
している。図２はアノード電極３とカソード電極２との
間にアノード電極３側がカソード電極２側よりが負とな
る電圧（逆方向電圧）を印加しかつ印加電圧が所定の定
電圧より低い場合の空乏層の拡がり状態及び電界分布状
態を示す。逆方向電圧印加による空乏層は、まず、ｐ型
半導体層１５とｎ型半導体層１４からなるｐｎ接合Ｊ1
から拡がり、ｐ型半導体層１５側には幅ｘｐの空乏層が
拡がり、ｎ型半導体層１４側には幅ｘｎの空乏層が拡が
る。また、ｎ+型半導体層１７に接して形成されている
ｐ型半導体層１５やｐ+ 型半導体層１６からなるｐｎ接
合Ｊ2 には熱平衡状態での空乏層が存在する。逆方向印
加電圧が低い場合には、ｐ型半導体層１５側に拡がるｐ
ｎ接合Ｊ1の空乏層がｐｎ接合Ｊ2の空乏層に到達しない
ようにｐ型半導体層１５の不純物濃度及びｐｎ接合Ｊ1
の深さを予め設定しておく。従って、ｎ+ 型半導体層１
７とｐ型半導体層１５との間に形成されるｐｎ接合Ｊ2
及びｎ+ 型半導体層１７とｐ+ 型半導体層１６との間に
形成されるｐｎ接合Ｊ3 に存在する空乏層はそれぞれ熱
平衡状態を維持したままとなっている。さらに、この状
態では、最も電界の強い部分はｐ型半導体層１５とｎ型
半導体層１４からなるｐｎ接合Ｊ1 のところで電界強度
はＥ１である。この電界強度Ｅ１がツエナー降伏あるい
はアバランシェ降伏を生じる最大電界強度Ｅmax にまで
高くならないようにしておく。この状態における逆方向
電圧値は図４に示したＰ点のリーク電流の位置にある。
作を図２，図３及び図４を用いて説明する。これらの図
において、図１と同じ符号の部分は図１と同じものを示
している。図２はアノード電極３とカソード電極２との
間にアノード電極３側がカソード電極２側よりが負とな
る電圧（逆方向電圧）を印加しかつ印加電圧が所定の定
電圧より低い場合の空乏層の拡がり状態及び電界分布状
態を示す。逆方向電圧印加による空乏層は、まず、ｐ型
半導体層１５とｎ型半導体層１４からなるｐｎ接合Ｊ1
から拡がり、ｐ型半導体層１５側には幅ｘｐの空乏層が
拡がり、ｎ型半導体層１４側には幅ｘｎの空乏層が拡が
る。また、ｎ+型半導体層１７に接して形成されている
ｐ型半導体層１５やｐ+ 型半導体層１６からなるｐｎ接
合Ｊ2 には熱平衡状態での空乏層が存在する。逆方向印
加電圧が低い場合には、ｐ型半導体層１５側に拡がるｐ
ｎ接合Ｊ1の空乏層がｐｎ接合Ｊ2の空乏層に到達しない
ようにｐ型半導体層１５の不純物濃度及びｐｎ接合Ｊ1
の深さを予め設定しておく。従って、ｎ+ 型半導体層１
７とｐ型半導体層１５との間に形成されるｐｎ接合Ｊ2
及びｎ+ 型半導体層１７とｐ+ 型半導体層１６との間に
形成されるｐｎ接合Ｊ3 に存在する空乏層はそれぞれ熱
平衡状態を維持したままとなっている。さらに、この状
態では、最も電界の強い部分はｐ型半導体層１５とｎ型
半導体層１４からなるｐｎ接合Ｊ1 のところで電界強度
はＥ１である。この電界強度Ｅ１がツエナー降伏あるい
はアバランシェ降伏を生じる最大電界強度Ｅmax にまで
高くならないようにしておく。この状態における逆方向
電圧値は図４に示したＰ点のリーク電流の位置にある。
【００２８】次に、Ｐ点の状態から更に逆方向電圧を高
くすると、図３に示すようにｐｎ接合Ｊ1の空乏層は更
に拡がり、ｐｎ接合Ｊ1からｐ型半導体層１５側に拡が
る空乏層が熱平衡状態でｐｎ接合Ｊ2に存在していた空
乏層に接する。これによって、ｎ+ 型半導体層１７とｐ
型半導体層１５からなるｐｎ接合Ｊ2 の電界強度Ｅ２は
殆ど０に低下するが、ｎ+ 型半導体層１７とｐ+ 型半導
体層１６からなるｐｎ接合Ｊ3 での電界強度Ｅ３は高く
なる。この電界強度Ｅ３がツエナー降伏あるいはアバラ
ンシェ降伏を生じる最大電界強度Ｅmax 以上になると降
伏を起こすので、これ以上の逆方向電圧は印加できな
い。すなわち、図４に示したＱ点の一定の高電圧に印加
電圧を維持することができる。
くすると、図３に示すようにｐｎ接合Ｊ1の空乏層は更
に拡がり、ｐｎ接合Ｊ1からｐ型半導体層１５側に拡が
る空乏層が熱平衡状態でｐｎ接合Ｊ2に存在していた空
乏層に接する。これによって、ｎ+ 型半導体層１７とｐ
型半導体層１５からなるｐｎ接合Ｊ2 の電界強度Ｅ２は
殆ど０に低下するが、ｎ+ 型半導体層１７とｐ+ 型半導
体層１６からなるｐｎ接合Ｊ3 での電界強度Ｅ３は高く
なる。この電界強度Ｅ３がツエナー降伏あるいはアバラ
ンシェ降伏を生じる最大電界強度Ｅmax 以上になると降
伏を起こすので、これ以上の逆方向電圧は印加できな
い。すなわち、図４に示したＱ点の一定の高電圧に印加
電圧を維持することができる。
【００２９】以上は図２，図３及び図４を用いて本発明
定電圧ダイオードの基本的な動作を説明したが、電流の
流れる領域（ｎ+ 型半導体層１７を一対の主表面に投影
した時重なり合う各層で構成される領域）を増加し、降
伏時の電流容量をより多く確保するためには、図２及び
図３で示した基本構造を同一のペレット内に複数個設け
ることによって達成できる。
定電圧ダイオードの基本的な動作を説明したが、電流の
流れる領域（ｎ+ 型半導体層１７を一対の主表面に投影
した時重なり合う各層で構成される領域）を増加し、降
伏時の電流容量をより多く確保するためには、図２及び
図３で示した基本構造を同一のペレット内に複数個設け
ることによって達成できる。
【００３０】図５は本発明による定電圧ダイオードの降
伏時の電流容量をさらに増大した構造を示す。その構造
の特徴は、半導体基体１を大面積のものとし、ｎ+ 型半
導体層１７を多数個設け、ｎ+ 型半導体層１７相互間を
ｎ+ 型半導体層１７より低不純物濃度でｐ型半導体層１
５より高不純物濃度の線状のｎ型半導体層１８で連結し
た点にある。ｎ型半導体層１８はｐ+ 型半導体層１６と
ｐ型半導体層１５との間に形成されている。この構成に
よって、図１に示す定電圧ダイオードが多数個併設され
るため、降伏時の電流容量を併設個数分に比例して増大
することができる。更に、ｎ+ 型半導体層１７を連結す
るｎ型半導体層１８を形成することにより、ｐｎ接合Ｊ
1からｐ型半導体層１５に拡がる空乏層がｐｎ接合Ｊ2付
近に熱平衡状態で存在していた空乏層に接したとき、フ
ローティング状態であった多数個のｎ+ 層型半導体層１
７が全て同一の電位を有するようになるので、たとえ多
数個の降伏領域を設けても半導体基体１内で均一に多数
の箇所でツエナー降伏あるいはアバランシェ降伏を生じ
させることが可能となる。
伏時の電流容量をさらに増大した構造を示す。その構造
の特徴は、半導体基体１を大面積のものとし、ｎ+ 型半
導体層１７を多数個設け、ｎ+ 型半導体層１７相互間を
ｎ+ 型半導体層１７より低不純物濃度でｐ型半導体層１
５より高不純物濃度の線状のｎ型半導体層１８で連結し
た点にある。ｎ型半導体層１８はｐ+ 型半導体層１６と
ｐ型半導体層１５との間に形成されている。この構成に
よって、図１に示す定電圧ダイオードが多数個併設され
るため、降伏時の電流容量を併設個数分に比例して増大
することができる。更に、ｎ+ 型半導体層１７を連結す
るｎ型半導体層１８を形成することにより、ｐｎ接合Ｊ
1からｐ型半導体層１５に拡がる空乏層がｐｎ接合Ｊ2付
近に熱平衡状態で存在していた空乏層に接したとき、フ
ローティング状態であった多数個のｎ+ 層型半導体層１
７が全て同一の電位を有するようになるので、たとえ多
数個の降伏領域を設けても半導体基体１内で均一に多数
の箇所でツエナー降伏あるいはアバランシェ降伏を生じ
させることが可能となる。
【００３１】図６は図５の変形例で、図５に示した定電
圧ダイオードのｎ+ 型半導体層１７を連結するｎ型半導
体層１８をｐ+ 型半導体層１６から離れてｐ型半導体層
１５の内部に形成した点を特徴としている。この構成に
よれば、ｐｎ接合Ｊ1 からｐ型半導体層１５側に拡がる
空乏層が熱平衡状態でｐｎ接合Ｊ2 に存在していた空乏
層に接すると、ｎ型半導体層１８が空乏層に接触してフ
ローティング状態であった多数個のｎ+ 型半導体層１７
を全てある一定の同一電位を有するようになし、半導体
基体１内の多数の箇所で同時にツエナー降伏あるいはア
バランシェ降伏を生じさせることが可能となる。従っ
て、降伏時の動作が均一となり、電流容量を著しく増大
させることができる。
圧ダイオードのｎ+ 型半導体層１７を連結するｎ型半導
体層１８をｐ+ 型半導体層１６から離れてｐ型半導体層
１５の内部に形成した点を特徴としている。この構成に
よれば、ｐｎ接合Ｊ1 からｐ型半導体層１５側に拡がる
空乏層が熱平衡状態でｐｎ接合Ｊ2 に存在していた空乏
層に接すると、ｎ型半導体層１８が空乏層に接触してフ
ローティング状態であった多数個のｎ+ 型半導体層１７
を全てある一定の同一電位を有するようになし、半導体
基体１内の多数の箇所で同時にツエナー降伏あるいはア
バランシェ降伏を生じさせることが可能となる。従っ
て、降伏時の動作が均一となり、電流容量を著しく増大
させることができる。
【００３２】なお、通常のダイオードすなわち本発明に
よる逆方向電圧を印加しない状態でフローティング電位
を有するｎ+ 型半導体層１７が無ければ、図４に破線で
示した逆方向電圧電流特性となり、アバランシェ降伏は
Ｎ点で起る。この場合、最大電界強度はほぼｐｎ接合Ｊ
1 のところにあるが、ペレット内部で必ずしも均一に降
伏電圧が決まることはなく、例えば３０００Ｖの降伏電
圧を得ようとしても、２００Ｖから５００Ｖ程度のばら
つきを生じるのが普通である。この最も大きな原因は各
半導体層の不純物濃度や厚みがばらつくこと、表面に露
出しているｐｎ接合近傍での電界強度が表面保護膜中の
電荷の大きさや極性によって変動することにある。後者
の理由のため、降伏時の電流を多く流すことができない
という問題がある。本発明では、降伏が半導体基体内部
で生じるためそのような問題はなく電流容量を増大させ
ることができる。
よる逆方向電圧を印加しない状態でフローティング電位
を有するｎ+ 型半導体層１７が無ければ、図４に破線で
示した逆方向電圧電流特性となり、アバランシェ降伏は
Ｎ点で起る。この場合、最大電界強度はほぼｐｎ接合Ｊ
1 のところにあるが、ペレット内部で必ずしも均一に降
伏電圧が決まることはなく、例えば３０００Ｖの降伏電
圧を得ようとしても、２００Ｖから５００Ｖ程度のばら
つきを生じるのが普通である。この最も大きな原因は各
半導体層の不純物濃度や厚みがばらつくこと、表面に露
出しているｐｎ接合近傍での電界強度が表面保護膜中の
電荷の大きさや極性によって変動することにある。後者
の理由のため、降伏時の電流を多く流すことができない
という問題がある。本発明では、降伏が半導体基体内部
で生じるためそのような問題はなく電流容量を増大させ
ることができる。
【００３３】図７は本発明の定電圧ダイオードの重要な
構成要件である熱平衡状態でフローティング電位を有す
るｎ+ 型半導体層１７及びｎ+ 型半導体層１７を連結す
るｎ型半導体層１８の配置を示す。図７の（ａ）は図１
で示した基本構造を、図７の（ｂ）はｎ+ 型半導体層１
７を平面内においてその中心を仮想的に結ぶ線で囲まれ
た形を正方形や長方形とした場合を、図７の（ｃ）はｎ
+ 型半導体層１７を平面内においてその中心を仮想的に
結ぶ線で囲まれた形を三角形とした場合を、図７の
（ｄ）及び（ｅ）は図７の（ｂ）及び（ｃ）にｎ型半導
体層１８を追加した場合をそれぞれ示している。正方形
や長方形とした場合には、降伏時の電流は多少小さい
が、順方向電流を大きくできる利点がある。三角形とし
た場合には、順方向電流は多少小さいが、降伏時の電流
を大きくできる利点がある。
構成要件である熱平衡状態でフローティング電位を有す
るｎ+ 型半導体層１７及びｎ+ 型半導体層１７を連結す
るｎ型半導体層１８の配置を示す。図７の（ａ）は図１
で示した基本構造を、図７の（ｂ）はｎ+ 型半導体層１
７を平面内においてその中心を仮想的に結ぶ線で囲まれ
た形を正方形や長方形とした場合を、図７の（ｃ）はｎ
+ 型半導体層１７を平面内においてその中心を仮想的に
結ぶ線で囲まれた形を三角形とした場合を、図７の
（ｄ）及び（ｅ）は図７の（ｂ）及び（ｃ）にｎ型半導
体層１８を追加した場合をそれぞれ示している。正方形
や長方形とした場合には、降伏時の電流は多少小さい
が、順方向電流を大きくできる利点がある。三角形とし
た場合には、順方向電流は多少小さいが、降伏時の電流
を大きくできる利点がある。
【００３４】図８は本発明の定電圧ダイオードをゲート
ターンオフサイリスタのスナバ回路に応用した例を示
す。図において、ＧＴＯは端子Ｔ１，Ｔ２間に接続され
たゲートターンオフサイリスタ、ＤＳ及びＣＳは直列接
続してゲートターンオフサイリスタＧＴＯと並列接続さ
れたスナバダイオード及びスナバコンデンサ、ＲＳはス
ナバダイオードＤＳに並列接続されたスナバ抵抗で、ス
ナバダイオードＤＳとして本発明の定電圧ダイオードを
使用している。
ターンオフサイリスタのスナバ回路に応用した例を示
す。図において、ＧＴＯは端子Ｔ１，Ｔ２間に接続され
たゲートターンオフサイリスタ、ＤＳ及びＣＳは直列接
続してゲートターンオフサイリスタＧＴＯと並列接続さ
れたスナバダイオード及びスナバコンデンサ、ＲＳはス
ナバダイオードＤＳに並列接続されたスナバ抵抗で、ス
ナバダイオードＤＳとして本発明の定電圧ダイオードを
使用している。
【００３５】本発明定電圧ダイオードをスナバダイオー
ドＤＳとして使用することによって、スナバダイオード
ＤＳやゲートターンオフサイリスタＧＴＯが破壊するの
を防ぐことができる。図９はスナバダイオードＤＳがリ
カバーするときのスイッチング特性を示す。ゲートター
ンオフサイリスタＧＴＯがターンオフすると、ゲートタ
ーンオフサイリスタＧＴＯに流れていた電流はスナバダ
イオードＤＳに移り、ある時間でスナバダイオードＤＳ
に流れていた電流は減少して０になる。この時スナバ回
路に存在する配線のインダクタンス等によって、スナバ
ダイオードＤＳの両端に図９の点線で示したような大き
なスパイク電圧ＶＲＰが発生することがある。このスパ
イク電圧は回路のインダクタンスが大きい場合、または
高速に電流が減少すると、スナバダイオードＤＳの降伏
電圧より高くなる場合がある。この様な場合にはスナバ
ダイオードＤＳの全面で降伏することはまれであり、通
常は局所的に降伏する。このためスナバダイオードには
局所的な発熱が生じ、破壊することがある。スナバダイ
オードとして定電圧ダイオードを使用することにより、
スパイク電圧を一定の電圧に制限でき、また降伏時の電
流を多く流すことができるので、図９に示したスナバダ
イオードの電流ＩＤＳ，電圧ＶＤＳは点線で示した従来
の波形から、実線で示したような波形に改善できる、電
圧と電流がともに時間的に緩やかな減少する特性を示す
ようになる。このため、スナバダイオードのみならずゲ
ートターンオフサイリスタＧＴＯを安全に動作させ、破
壊するのを防止することができる。
ドＤＳとして使用することによって、スナバダイオード
ＤＳやゲートターンオフサイリスタＧＴＯが破壊するの
を防ぐことができる。図９はスナバダイオードＤＳがリ
カバーするときのスイッチング特性を示す。ゲートター
ンオフサイリスタＧＴＯがターンオフすると、ゲートタ
ーンオフサイリスタＧＴＯに流れていた電流はスナバダ
イオードＤＳに移り、ある時間でスナバダイオードＤＳ
に流れていた電流は減少して０になる。この時スナバ回
路に存在する配線のインダクタンス等によって、スナバ
ダイオードＤＳの両端に図９の点線で示したような大き
なスパイク電圧ＶＲＰが発生することがある。このスパ
イク電圧は回路のインダクタンスが大きい場合、または
高速に電流が減少すると、スナバダイオードＤＳの降伏
電圧より高くなる場合がある。この様な場合にはスナバ
ダイオードＤＳの全面で降伏することはまれであり、通
常は局所的に降伏する。このためスナバダイオードには
局所的な発熱が生じ、破壊することがある。スナバダイ
オードとして定電圧ダイオードを使用することにより、
スパイク電圧を一定の電圧に制限でき、また降伏時の電
流を多く流すことができるので、図９に示したスナバダ
イオードの電流ＩＤＳ，電圧ＶＤＳは点線で示した従来
の波形から、実線で示したような波形に改善できる、電
圧と電流がともに時間的に緩やかな減少する特性を示す
ようになる。このため、スナバダイオードのみならずゲ
ートターンオフサイリスタＧＴＯを安全に動作させ、破
壊するのを防止することができる。
【００３６】図１０は本発明の定電圧ダイオードを電圧
型インバータに適用した例を示す。図において、３０は
直列接続して一対の直流端子Ｔ３，Ｔ４間に交流側の相
数と同数並列接続したゲートターンオフサイリスタ（以
下ＧＴＯと称す）、４０は各ＧＴＯ３０に逆並列接続し
て負荷電流を還流させるダイオード、Ｔ５，Ｔ６，Ｔ７
はＧＴＯ３０の直列接続点に接続された交流端子であ
る。通常、大容量インバータでは半導体素子の耐圧がシ
ステムから要求される電圧より低いので、ＧＴＯ３０及
びダイオード４０は図１１に示すようにそれぞれ複数個
のＧＴＯ素子及びダイオード素子を直列接続して使用し
ている。図１１の直列接続回路において、ＬＡはアノー
ドリアクトルであり、ＧＴＯ３０がターンオンするとき
電流上昇率ｄｉ／ｄｔを抑制したり、ＧＴＯ３０が転流
失敗したときの過電流を抑制する働きをする。ＲＡはア
ノードリアクトル回路の減流抵抗、ＤＡはアノードリア
クトル回路の還流ダイオード、ＤＦは負荷電流を還流さ
せるダイオードである。ＤＳ，ＣＲ，ＣＳはそれぞれス
ナバダイオード，スナバ抵抗，スナバコンデンサであ
る。Ｇ．ＵはＧＴＯをオンオフするためのゲート回路で
ある。本発明の定電圧ダイオードは、スナバダイオード
ＤＳ，還流ダイオードＤＡ及びＤＦとして使用されてい
る。これによって、インバータ装置内でスイッチング時
に発生する過電圧から回路素子を保護することができ
る。
型インバータに適用した例を示す。図において、３０は
直列接続して一対の直流端子Ｔ３，Ｔ４間に交流側の相
数と同数並列接続したゲートターンオフサイリスタ（以
下ＧＴＯと称す）、４０は各ＧＴＯ３０に逆並列接続し
て負荷電流を還流させるダイオード、Ｔ５，Ｔ６，Ｔ７
はＧＴＯ３０の直列接続点に接続された交流端子であ
る。通常、大容量インバータでは半導体素子の耐圧がシ
ステムから要求される電圧より低いので、ＧＴＯ３０及
びダイオード４０は図１１に示すようにそれぞれ複数個
のＧＴＯ素子及びダイオード素子を直列接続して使用し
ている。図１１の直列接続回路において、ＬＡはアノー
ドリアクトルであり、ＧＴＯ３０がターンオンするとき
電流上昇率ｄｉ／ｄｔを抑制したり、ＧＴＯ３０が転流
失敗したときの過電流を抑制する働きをする。ＲＡはア
ノードリアクトル回路の減流抵抗、ＤＡはアノードリア
クトル回路の還流ダイオード、ＤＦは負荷電流を還流さ
せるダイオードである。ＤＳ，ＣＲ，ＣＳはそれぞれス
ナバダイオード，スナバ抵抗，スナバコンデンサであ
る。Ｇ．ＵはＧＴＯをオンオフするためのゲート回路で
ある。本発明の定電圧ダイオードは、スナバダイオード
ＤＳ，還流ダイオードＤＡ及びＤＦとして使用されてい
る。これによって、インバータ装置内でスイッチング時
に発生する過電圧から回路素子を保護することができ
る。
【００３７】図１２は本発明による定電圧ダイオードを
これらの直列接続されたＧＴＯのスナバダイオードに適
用した場合のリカバリ波形を示す。負荷電流ＩＴがオフ
すれば、スナバダイオードに電流が移り、ある一定の期
間を経た後にリカバーする。この時、各スナバダイオー
ドにはゲート回路の配線のインダクタンス等により、点
線で示したスパイク電圧ＶＲＰが発生したり、リンギン
グ現象が発生する。直列接続数が多くなると配線のイン
ダクタンス等を全てのスナバ回路で等しくするのは極め
て困難となり、スパイク電圧の大きさも各スナバに対し
て不揃いであるため、あるものは素子の降伏電圧以上に
も達する。特に降伏電圧以上にスパイク電圧が生じたス
ナバについて局所的に発熱が生じることから、破壊に至
りやすい。図１２に示した実施例では従来のダイオード
を用いた場合、３番目のスナバダイオードに大きなスパ
イク電圧が発生した一例を示している。従って、従来の
スナバダイオードを用いた場合は素子が本来有している
降伏電圧ＶＢより大きな、スパイク電圧ＶＲＰがスナバ
ダイオードに印加されることになり、スナバダイオード
が破壊する。本発明の定電圧スナバダイオードを用いる
ことにより、高電圧で一定の電圧値にスパイク電圧を制
限できるので、スナバダイオードのリカバリ時に生じる
電圧及び電流のリンギング現象を防止することができ、
見掛け上ソフトリカバリの波形を示すようになる。
これらの直列接続されたＧＴＯのスナバダイオードに適
用した場合のリカバリ波形を示す。負荷電流ＩＴがオフ
すれば、スナバダイオードに電流が移り、ある一定の期
間を経た後にリカバーする。この時、各スナバダイオー
ドにはゲート回路の配線のインダクタンス等により、点
線で示したスパイク電圧ＶＲＰが発生したり、リンギン
グ現象が発生する。直列接続数が多くなると配線のイン
ダクタンス等を全てのスナバ回路で等しくするのは極め
て困難となり、スパイク電圧の大きさも各スナバに対し
て不揃いであるため、あるものは素子の降伏電圧以上に
も達する。特に降伏電圧以上にスパイク電圧が生じたス
ナバについて局所的に発熱が生じることから、破壊に至
りやすい。図１２に示した実施例では従来のダイオード
を用いた場合、３番目のスナバダイオードに大きなスパ
イク電圧が発生した一例を示している。従って、従来の
スナバダイオードを用いた場合は素子が本来有している
降伏電圧ＶＢより大きな、スパイク電圧ＶＲＰがスナバ
ダイオードに印加されることになり、スナバダイオード
が破壊する。本発明の定電圧スナバダイオードを用いる
ことにより、高電圧で一定の電圧値にスパイク電圧を制
限できるので、スナバダイオードのリカバリ時に生じる
電圧及び電流のリンギング現象を防止することができ、
見掛け上ソフトリカバリの波形を示すようになる。
【００３８】従来のダイオードを用いた場合は、図１２
に示した点線のスパイク電圧は2500Ｖから４７００Ｖぐ
らいにばらついており破壊しやすかったが、本発明の30
00Ｖ級の定電圧ダイオードを用いるとスパイク電圧はま
ったく発生せず、インバータ動作を安定に実現できるこ
とを確認した。以上のことから、本発明の定電圧ダイオ
ードを直列接続されたＧＴＯに適用すれば、その効果は
極めて大きく素子が破壊することなく安全にインバータ
を動作させることができる。
に示した点線のスパイク電圧は2500Ｖから４７００Ｖぐ
らいにばらついており破壊しやすかったが、本発明の30
00Ｖ級の定電圧ダイオードを用いるとスパイク電圧はま
ったく発生せず、インバータ動作を安定に実現できるこ
とを確認した。以上のことから、本発明の定電圧ダイオ
ードを直列接続されたＧＴＯに適用すれば、その効果は
極めて大きく素子が破壊することなく安全にインバータ
を動作させることができる。
【００３９】図１３は本発明定電圧ダイオードとＧＴＯ
とを逆並列に一体化した図１０のインバータ装置に適し
た逆導通ＧＴＯの実施例を示す。図において、１００は
半導体基体、１００Ａは半導体基体の中央部に位置する
ＧＴＯ部分、１００Ｂは半導体基体の周辺部に位置する
定電圧ダイオード部分、１００ＣはＧＴＯ部分１００Ａ
と定電圧ダイオード部分１００Ｂとを分離する分離部分
である。定電圧ダイオード部分１００Ｂにおける符号は
図５と同一符号は同じものを示している。GTO部分１０
０Ａは、ｎベース層ｎB，一方の主表面とｎベース層ｎB
とに隣接したｐエミッタ層ｐE，一方の主表面とｎベー
ス層ｎB及びｐエミッタ層ｐE に隣接した短絡用ｎ+
層、他方の主表面とｎベース層ｎBとに隣接したｐベー
ス層ｐB，他方の主表面及びｐベース層ｐBに隣接した複
数個のｎエミッタ層ｎE，ｐエミッタ層ｐE及び短絡用ｎ
+ 層にコンタクトしたアノード電極ＥA，ｐベース層ｐ
B にコンタクトしたゲート電極ＥG，ｎエミッタ層ｎEコ
ンタクトしたカソード電極ＥK から構成されている。Ｇ
ＴＯ部分１００Ａのアノード電極ＥA と定電圧ダイオー
ド部分１００Ｂのカソード電極２とは図のように一体化
されており、ＧＴＯ部分１００Ａのカソード電極ＥK と
定電圧ダイオード部分１００Ｂのアノード電極３と図で
は分離されているが電気的に接続して使用される。
とを逆並列に一体化した図１０のインバータ装置に適し
た逆導通ＧＴＯの実施例を示す。図において、１００は
半導体基体、１００Ａは半導体基体の中央部に位置する
ＧＴＯ部分、１００Ｂは半導体基体の周辺部に位置する
定電圧ダイオード部分、１００ＣはＧＴＯ部分１００Ａ
と定電圧ダイオード部分１００Ｂとを分離する分離部分
である。定電圧ダイオード部分１００Ｂにおける符号は
図５と同一符号は同じものを示している。GTO部分１０
０Ａは、ｎベース層ｎB，一方の主表面とｎベース層ｎB
とに隣接したｐエミッタ層ｐE，一方の主表面とｎベー
ス層ｎB及びｐエミッタ層ｐE に隣接した短絡用ｎ+
層、他方の主表面とｎベース層ｎBとに隣接したｐベー
ス層ｐB，他方の主表面及びｐベース層ｐBに隣接した複
数個のｎエミッタ層ｎE，ｐエミッタ層ｐE及び短絡用ｎ
+ 層にコンタクトしたアノード電極ＥA，ｐベース層ｐ
B にコンタクトしたゲート電極ＥG，ｎエミッタ層ｎEコ
ンタクトしたカソード電極ＥK から構成されている。Ｇ
ＴＯ部分１００Ａのアノード電極ＥA と定電圧ダイオー
ド部分１００Ｂのカソード電極２とは図のように一体化
されており、ＧＴＯ部分１００Ａのカソード電極ＥK と
定電圧ダイオード部分１００Ｂのアノード電極３と図で
は分離されているが電気的に接続して使用される。
【００４０】かかる構成の逆導通ＧＴＯの動作について
説明する。ＧＴＯ部分１００Ａのアノード電極ＥAとカ
ソード電極ＥKとの間に印加される主電圧の極性が、定
電圧ダイオード部分に対して順方向となる極性からＧＴ
Ｏ部分に対して順方向（定電圧ダイオードに対して逆方
向）になる極性に反転するとき、定電圧ダイオードには
大きな逆方向電圧が印加される。このとき、配線のイン
ダクタンスによって大きなスパイク電圧が発生するが、
通常の高耐圧ダイオードを使用した場合、接合の狭い領
域に電流集中が起き、放熱が悪くなり破壊しやすかった
が、本発明による定電圧ダイオードを逆導通ＧＴＯに適
用するとダイオード部分が均一に降伏し、スナバダイオ
ードのところでも述べたようにスパイク電圧はある一定
の高電圧の値に制限されるので素子が破壊すること無く
安全に動作することを確認した。また、ＧＴＯ部分１０
０Ａと定電圧ダイオード部分１００Ｂとが一体構成とな
っているため、それぞれを別個に構成して外部で接続す
る場合に比較して配線のインダクタンスが小さくなり、
スパイク電圧を小さくする効果もある。
説明する。ＧＴＯ部分１００Ａのアノード電極ＥAとカ
ソード電極ＥKとの間に印加される主電圧の極性が、定
電圧ダイオード部分に対して順方向となる極性からＧＴ
Ｏ部分に対して順方向（定電圧ダイオードに対して逆方
向）になる極性に反転するとき、定電圧ダイオードには
大きな逆方向電圧が印加される。このとき、配線のイン
ダクタンスによって大きなスパイク電圧が発生するが、
通常の高耐圧ダイオードを使用した場合、接合の狭い領
域に電流集中が起き、放熱が悪くなり破壊しやすかった
が、本発明による定電圧ダイオードを逆導通ＧＴＯに適
用するとダイオード部分が均一に降伏し、スナバダイオ
ードのところでも述べたようにスパイク電圧はある一定
の高電圧の値に制限されるので素子が破壊すること無く
安全に動作することを確認した。また、ＧＴＯ部分１０
０Ａと定電圧ダイオード部分１００Ｂとが一体構成とな
っているため、それぞれを別個に構成して外部で接続す
る場合に比較して配線のインダクタンスが小さくなり、
スパイク電圧を小さくする効果もある。
【００４１】図１４は本発明の定電圧ダイオードを双方
向に動作させることができるようにした他の実施例を示
す。図１４において図１及び図５と同一符号は同じもの
を示す。図１及び図５の実施例と大きく異なるところ
は、ｎ+ 型半導体層１３の代わりに、ｎ型半導体層１４
と一方の主表面１１との間にｐ型半導体層１５１，ｎ+
型半導体層１７１，ｎ型半導体層１８１及びｐ+ 型半導
体層１６１を設け、ｎ型半導体層１４に対して両側を対
称構造にした点にある。３１はｐ+ 型半導体層１６１に
オーミック接触した電極である。本構造が双方向に一定
電圧を維持することができる動作原理は、図２，図３及
び図４で説明したのと同様に、電極３１を正に、電極３
を負になるような電圧が印加すると、まずｎ型半導体層
１４とｐ型半導体層１５からなるｐｎ接合Ｊ1 に電界が
かかり、更に印加電圧を増大するとある一定の電圧値で
ｐ型半導体層１５側に拡がる空乏層はｎ+ 半導体層１７
に達し、ｐ+ 型半導体層１６とｎ+ 型半導体層１７から
なるｐｎ接合Ｊ3 での電界強度がツエナー降伏電圧値、
あるいはアバランシェ降伏電圧値を示す電界強度以上に
なるとそれ以上電圧は印加されなくなり、一定の電圧を
双方向に維持できる。電圧の極性を逆にしても上記と全
く同じである。図１５は図１４に示す本発明による双方
向性定電圧ダイオードの特性を示す。図１４に示した本
発明によるフローティング状態のｎ+ 型半導体層１７，
１７１やｎ型半導体層１８，１８１がない従来の双方向
に阻止状態を維持するダイオードの特性を点線で示して
いるが、この降伏電圧ＶＢｐｎの値はばらつきが大き
く、また局所的な熱発生を伴うので、阻止が破壊しやす
いという欠点がある。本発明による双方向性定電圧ダイ
オードを用いると一定の電圧値ＶＢで双方向に降伏させ
ることができ、また降伏した時の電流値も多くとれるの
で、安定に動作させることができる。
向に動作させることができるようにした他の実施例を示
す。図１４において図１及び図５と同一符号は同じもの
を示す。図１及び図５の実施例と大きく異なるところ
は、ｎ+ 型半導体層１３の代わりに、ｎ型半導体層１４
と一方の主表面１１との間にｐ型半導体層１５１，ｎ+
型半導体層１７１，ｎ型半導体層１８１及びｐ+ 型半導
体層１６１を設け、ｎ型半導体層１４に対して両側を対
称構造にした点にある。３１はｐ+ 型半導体層１６１に
オーミック接触した電極である。本構造が双方向に一定
電圧を維持することができる動作原理は、図２，図３及
び図４で説明したのと同様に、電極３１を正に、電極３
を負になるような電圧が印加すると、まずｎ型半導体層
１４とｐ型半導体層１５からなるｐｎ接合Ｊ1 に電界が
かかり、更に印加電圧を増大するとある一定の電圧値で
ｐ型半導体層１５側に拡がる空乏層はｎ+ 半導体層１７
に達し、ｐ+ 型半導体層１６とｎ+ 型半導体層１７から
なるｐｎ接合Ｊ3 での電界強度がツエナー降伏電圧値、
あるいはアバランシェ降伏電圧値を示す電界強度以上に
なるとそれ以上電圧は印加されなくなり、一定の電圧を
双方向に維持できる。電圧の極性を逆にしても上記と全
く同じである。図１５は図１４に示す本発明による双方
向性定電圧ダイオードの特性を示す。図１４に示した本
発明によるフローティング状態のｎ+ 型半導体層１７，
１７１やｎ型半導体層１８，１８１がない従来の双方向
に阻止状態を維持するダイオードの特性を点線で示して
いるが、この降伏電圧ＶＢｐｎの値はばらつきが大き
く、また局所的な熱発生を伴うので、阻止が破壊しやす
いという欠点がある。本発明による双方向性定電圧ダイ
オードを用いると一定の電圧値ＶＢで双方向に降伏させ
ることができ、また降伏した時の電流値も多くとれるの
で、安定に動作させることができる。
【００４２】図１６は本発明による双方向性定電圧ダイ
オードを機能素子の過電圧保護に適用した一例を示す。
機能素子としてのＧＴＯに双方向性定電圧ダイオード５
００を並列に接続しておくことにより、種々の原因でＧ
ＴＯを破壊するような過電圧が生じても、双方向定電圧
ダイオードが動作してＧＴＯにはある一定の電圧以上印
加されることは無いので、過電圧によりＧＴＯが破壊す
るのを未然に防止することができる。
オードを機能素子の過電圧保護に適用した一例を示す。
機能素子としてのＧＴＯに双方向性定電圧ダイオード５
００を並列に接続しておくことにより、種々の原因でＧ
ＴＯを破壊するような過電圧が生じても、双方向定電圧
ダイオードが動作してＧＴＯにはある一定の電圧以上印
加されることは無いので、過電圧によりＧＴＯが破壊す
るのを未然に防止することができる。
【００４３】図１７は本発明による双方向定電圧ダイオ
ードを装置の過電圧保護に応用した一例を示す。インバ
ータ等の電力変換装置においては、ノイズによる誤動作
や電力系統の電圧の変動等によって、装置に過電圧が印
加されることがある。図１７は図１０に示した電圧型イ
ンバータの一部分のみを示している。変換装置を使用し
ている間に、例えば落雷等の事故によりある特定の変換
装置の電源の電圧値が変動し、変換装置の電源側に過電
圧が印加され変換装置を構成しているスイッチング素子
を破壊することがある。このため、図１７に示したよう
な双方向性定電圧ダイオード５００を変換装置の電源と
並列に接続しておけば、たとえ変換装置の電源６００側
に過電圧が印加されても、ある一定の電圧以上の電圧が
変換装置に印加されることは無いので、過電圧により変
換装置が破壊するのを防止することができる。本発明に
よれば、電源電圧が６０００Ｖで使用した場合、双方向
性定電圧ダイオードの耐圧が６６００Ｖのものを使用す
れば、装置にそれ以上の電圧が印加されず、安定に装置
が動作することを確認した。
ードを装置の過電圧保護に応用した一例を示す。インバ
ータ等の電力変換装置においては、ノイズによる誤動作
や電力系統の電圧の変動等によって、装置に過電圧が印
加されることがある。図１７は図１０に示した電圧型イ
ンバータの一部分のみを示している。変換装置を使用し
ている間に、例えば落雷等の事故によりある特定の変換
装置の電源の電圧値が変動し、変換装置の電源側に過電
圧が印加され変換装置を構成しているスイッチング素子
を破壊することがある。このため、図１７に示したよう
な双方向性定電圧ダイオード５００を変換装置の電源と
並列に接続しておけば、たとえ変換装置の電源６００側
に過電圧が印加されても、ある一定の電圧以上の電圧が
変換装置に印加されることは無いので、過電圧により変
換装置が破壊するのを防止することができる。本発明に
よれば、電源電圧が６０００Ｖで使用した場合、双方向
性定電圧ダイオードの耐圧が６６００Ｖのものを使用す
れば、装置にそれ以上の電圧が印加されず、安定に装置
が動作することを確認した。
【００４４】図１８は図５に示した本発明定電圧ダイオ
ードの製造方法の一例を示す。まず、抵抗率が１５０〜
５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
（ａ）の表面側にｐ型の不純物としてのＡｌを表面不純
物濃度が１立方センチメートル当たり約１×１０の１５
乗の拡散層１５を６５μｍ程度形成する（ｂ）。拡散層
１５に燐を選択拡散してｎ+ 型半導体層１７を複数個形
成すると共に裏面全面にｎ+ 型半導体層１３を形成する
（ｃ）。具体的には、表面側にプラズマＣＶＤ法により
二酸化珪素膜を約１〜２μｍ程度形成し、これを選択ホ
トエッチング技術により幅が３０μｍの窓を１００μｍ
程度の間隔で形成した後、半導体基体全面から次亜塩素
酸燐を用いたＰ（燐）拡散を行い表面不純物濃度が１立
方センチメートル当たり約１×１０の２０から２１乗で
深さが２０μｍ程度の拡散層を形成する。また必要によ
っては、表面と裏面のｎ型拡散層は別のプロセスによっ
て形成しても良い。次に、拡散層１５に燐を選択拡散し
てｎ+ 型半導体層１７相互を接続する線状のｎ型半導体
層１８を形成する（ｄ）。この具体的方法は、表面側に
プラズマＣＶＤ法により二酸化珪素膜を約１〜２μｍ程
度形成し、これを選択的に除去して幅が１０μｍ窓を形
成した後、表面不純物濃度が１立方センチメートル当た
り約１×１０の１６から１９乗のＰ（燐）をイオン打ち
込みし、その後の熱処理により２〜１０μｍ程度の深さ
に形成する。その後酸化膜をフッ酸等により除去して清
浄化した表面にｐ型の不純物を１立方センチメートル当
たり約１×１０の１９から２０乗含むｐ型半導体層１６
をエピタキシャル法で約５μｍ程度形成する（ｅ）。な
お、エピタキシャル法だけでこの高不純物濃度のｐ+ 型
半導体層１６を形成しにくい場合には、不純物濃度が１
立方センチメートル当たり約１×１０の１４から１６乗
となるようなエピタキシャル成長層を形成した後、通常
のボロンナイトライド膜を用いたボロン拡散により、エ
ピタキシャル層を高不純物濃度化してもよい。最後に、
ｐ+ 型半導体層１６とｎ+ 型半導体層１３にアノード電
極３とカソード電極２を電子ビーム蒸着や抵抗加熱法で
約５から１５μｍ程度形成して完成する（ｆ）。本方法
によれば、逆方向耐圧が３０００Ｖから３４００Ｖの定
電圧ダイオードが得られた。
ードの製造方法の一例を示す。まず、抵抗率が１５０〜
５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
（ａ）の表面側にｐ型の不純物としてのＡｌを表面不純
物濃度が１立方センチメートル当たり約１×１０の１５
乗の拡散層１５を６５μｍ程度形成する（ｂ）。拡散層
１５に燐を選択拡散してｎ+ 型半導体層１７を複数個形
成すると共に裏面全面にｎ+ 型半導体層１３を形成する
（ｃ）。具体的には、表面側にプラズマＣＶＤ法により
二酸化珪素膜を約１〜２μｍ程度形成し、これを選択ホ
トエッチング技術により幅が３０μｍの窓を１００μｍ
程度の間隔で形成した後、半導体基体全面から次亜塩素
酸燐を用いたＰ（燐）拡散を行い表面不純物濃度が１立
方センチメートル当たり約１×１０の２０から２１乗で
深さが２０μｍ程度の拡散層を形成する。また必要によ
っては、表面と裏面のｎ型拡散層は別のプロセスによっ
て形成しても良い。次に、拡散層１５に燐を選択拡散し
てｎ+ 型半導体層１７相互を接続する線状のｎ型半導体
層１８を形成する（ｄ）。この具体的方法は、表面側に
プラズマＣＶＤ法により二酸化珪素膜を約１〜２μｍ程
度形成し、これを選択的に除去して幅が１０μｍ窓を形
成した後、表面不純物濃度が１立方センチメートル当た
り約１×１０の１６から１９乗のＰ（燐）をイオン打ち
込みし、その後の熱処理により２〜１０μｍ程度の深さ
に形成する。その後酸化膜をフッ酸等により除去して清
浄化した表面にｐ型の不純物を１立方センチメートル当
たり約１×１０の１９から２０乗含むｐ型半導体層１６
をエピタキシャル法で約５μｍ程度形成する（ｅ）。な
お、エピタキシャル法だけでこの高不純物濃度のｐ+ 型
半導体層１６を形成しにくい場合には、不純物濃度が１
立方センチメートル当たり約１×１０の１４から１６乗
となるようなエピタキシャル成長層を形成した後、通常
のボロンナイトライド膜を用いたボロン拡散により、エ
ピタキシャル層を高不純物濃度化してもよい。最後に、
ｐ+ 型半導体層１６とｎ+ 型半導体層１３にアノード電
極３とカソード電極２を電子ビーム蒸着や抵抗加熱法で
約５から１５μｍ程度形成して完成する（ｆ）。本方法
によれば、逆方向耐圧が３０００Ｖから３４００Ｖの定
電圧ダイオードが得られた。
【００４５】図１９は図６に示した本発明定電圧ダイオ
ードの製造方法の一例を示す。まず、抵抗率が１５０〜
５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
（ａ）の表面側にｐ型の不純物としてのＡｌを表面不純
物濃度が１立方センチメートル当たり約１×１０の１５
乗の拡散層１５を６５μｍ程度形成する（ｂ）。この拡
散層１５に表面不純物濃度が１立方センチメートル当た
り約１×１０の１５から１８乗のＰ（燐）をイオン打ち
込みし、それを熱処理して２０〜３０μｍ程度の深さの
ｎ型半導体層１８を形成する（ｃ）。拡散層１５及びｎ
型半導体層１８に燐を選択拡散してｎ+ 型半導体層１７
を形成すると共に裏面全面にｎ+ 型半導体層１３を形成
する（ｄ）。具体的には、表面側にプラズマＣＶＤ法に
より二酸化珪素膜を約１〜２μｍ程度形成し、これを選
択ホトエッチング技術により幅が３０μｍの窓を１００
μｍ程度の間隔で形成した後、半導体基体全面から次亜
塩素酸燐を用いたＰ（燐）拡散を行い表面不純物濃度が
１立方センチメートル当たり約１×１０の２０から２１
乗で深さが１０〜２５μｍ程度の拡散層を形成する。ま
た必要によっては、表面と裏面のｎ型拡散層は別のプロ
セスによって形成しても良い。次に、ｎ型半導体層１８
表面にイオン打ち込み法とその後の熱処理により表面不
純物濃度が１立方センチメートル当たり約１×１０の１
６から１９乗のＢ（ボロン）ドープのｐ型半導体層１９
を５〜１５μｍ程度形成する（ｅ）。その後酸化膜をフ
ッ酸等により除去して清浄化した表面にｐ型の不純物を
１立方センチメートル当たり約１×１０の１９から２０
乗含むｐ型半導体層１６をエピタキシャル法で約５μｍ
程度形成する（ｆ）。なお、エピタキシャル法だけでこ
の高不純物濃度のｐ+ 型半導体層１６を形成しにくい場
合には、不純物濃度が１立方センチメートル当たり約１
×１０の１４から１６乗となるようなエピタキシャル成
長層を形成した後、通常のボロンナイトライド膜を用い
たボロン拡散により、エピタキシャル層を高不純物濃度
化してもよい。最後に、ｐ+ 型半導体層１６とｎ+ 型半
導体層１３にアノード電極３とカソード電極２を電子ビ
ーム蒸着や抵抗加熱法で約５から１５μｍ程度形成して
完成する（ｇ）。本方法によれば、逆方向耐圧が３００
０Ｖから３４００Ｖの定電圧ダイオードが得られた。
ードの製造方法の一例を示す。まず、抵抗率が１５０〜
５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
（ａ）の表面側にｐ型の不純物としてのＡｌを表面不純
物濃度が１立方センチメートル当たり約１×１０の１５
乗の拡散層１５を６５μｍ程度形成する（ｂ）。この拡
散層１５に表面不純物濃度が１立方センチメートル当た
り約１×１０の１５から１８乗のＰ（燐）をイオン打ち
込みし、それを熱処理して２０〜３０μｍ程度の深さの
ｎ型半導体層１８を形成する（ｃ）。拡散層１５及びｎ
型半導体層１８に燐を選択拡散してｎ+ 型半導体層１７
を形成すると共に裏面全面にｎ+ 型半導体層１３を形成
する（ｄ）。具体的には、表面側にプラズマＣＶＤ法に
より二酸化珪素膜を約１〜２μｍ程度形成し、これを選
択ホトエッチング技術により幅が３０μｍの窓を１００
μｍ程度の間隔で形成した後、半導体基体全面から次亜
塩素酸燐を用いたＰ（燐）拡散を行い表面不純物濃度が
１立方センチメートル当たり約１×１０の２０から２１
乗で深さが１０〜２５μｍ程度の拡散層を形成する。ま
た必要によっては、表面と裏面のｎ型拡散層は別のプロ
セスによって形成しても良い。次に、ｎ型半導体層１８
表面にイオン打ち込み法とその後の熱処理により表面不
純物濃度が１立方センチメートル当たり約１×１０の１
６から１９乗のＢ（ボロン）ドープのｐ型半導体層１９
を５〜１５μｍ程度形成する（ｅ）。その後酸化膜をフ
ッ酸等により除去して清浄化した表面にｐ型の不純物を
１立方センチメートル当たり約１×１０の１９から２０
乗含むｐ型半導体層１６をエピタキシャル法で約５μｍ
程度形成する（ｆ）。なお、エピタキシャル法だけでこ
の高不純物濃度のｐ+ 型半導体層１６を形成しにくい場
合には、不純物濃度が１立方センチメートル当たり約１
×１０の１４から１６乗となるようなエピタキシャル成
長層を形成した後、通常のボロンナイトライド膜を用い
たボロン拡散により、エピタキシャル層を高不純物濃度
化してもよい。最後に、ｐ+ 型半導体層１６とｎ+ 型半
導体層１３にアノード電極３とカソード電極２を電子ビ
ーム蒸着や抵抗加熱法で約５から１５μｍ程度形成して
完成する（ｇ）。本方法によれば、逆方向耐圧が３００
０Ｖから３４００Ｖの定電圧ダイオードが得られた。
【００４６】図２０は図６に示した本発明定電圧ダイオ
ードの他の製造方法の一例を示す。まず、抵抗率が１５
０〜５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
(ａ)の表面側にｐ型の不純物としてのＡｌを表面不純物
濃度が１立方センチメートル当たり約１×１０の１５乗
の拡散層１５を６５μｍ程度形成する（ｂ）。この拡散
層１５に表面不純物濃度が１立方センチメートル当たり
約１×１０の１５から１８乗のＰ（燐）をイオン打ち込
みし、それを熱処理して１０〜３０μｍ程度の深さｎ型
半導体層１８を形成する（ｃ）。次に、ｎ型拡散層１８
及び拡散層１５上にｐ型で不純物濃度が１立方センチメ
ートル当たり１×１０の１５から１８乗となるようなｐ
型半導体層２２をエピタキシャル法で約５〜２０μｍ程
度形成する（ｄ）。このｐ型半導体層２２にそれを貫通
するように燐を選択拡散して複数個のｎ+ 型半導体層１
７を形成すると共に裏面全面にｎ+ 型半導体層１３を形
成する（ｅ）。具体的には、表面側にプラズマＣＶＤ法
により二酸化珪素膜を約１〜２μｍ程度形成し、これを
選択ホトエッチング技術により幅が３０μｍの窓を１０
０μｍ程度の間隔で形成した後、半導体基体全面から次
亜塩素酸燐を用いたＰ（燐）拡散を行い表面不純物濃度
が１立方センチメートル当たり約１×１０の２０から２
１乗で深さが１０〜２５μｍ程度の拡散層を形成する。
また必要によっては、表面と裏面のｎ型拡散層は別のプ
ロセスによって形成しても良い。その後酸化膜をフッ酸
等により除去して清浄化した表面にｐ型の不純物を１立
方センチメートル当たり約１×１０の１９から２０乗含
むｐ型半導体層１６をエピタキシャル法で約５μｍ程度
形成する（ｆ）。なお、エピタキシャル法だけでこの高
不純物濃度のｐ+ 型半導体層１６を形成しにくい場合に
は、不純物濃度が１立方センチメートル当たり約１×１
０の１４から１６乗となるようなエピタキシャル成長層
を形成した後、通常のボロンナイトライド膜を用いたボ
ロン拡散により、エピタキシャル層を高不純物濃度化し
てもよい。最後に、ｐ+ 型半導体層１６とｎ+ 型半導体
層１３にアノード電極３とカソード電極２を電子ビーム
蒸着や抵抗加熱法で約５から１５μｍ程度形成して完成
する（ｇ）。本方法によれば、逆方向耐圧が３０００Ｖ
から３４００Ｖの定電圧ダイオードが得られた。
ードの他の製造方法の一例を示す。まず、抵抗率が１５
０〜５００オーム・ｃｍの高抵抗のｎ型半導体基体１４
(ａ)の表面側にｐ型の不純物としてのＡｌを表面不純物
濃度が１立方センチメートル当たり約１×１０の１５乗
の拡散層１５を６５μｍ程度形成する（ｂ）。この拡散
層１５に表面不純物濃度が１立方センチメートル当たり
約１×１０の１５から１８乗のＰ（燐）をイオン打ち込
みし、それを熱処理して１０〜３０μｍ程度の深さｎ型
半導体層１８を形成する（ｃ）。次に、ｎ型拡散層１８
及び拡散層１５上にｐ型で不純物濃度が１立方センチメ
ートル当たり１×１０の１５から１８乗となるようなｐ
型半導体層２２をエピタキシャル法で約５〜２０μｍ程
度形成する（ｄ）。このｐ型半導体層２２にそれを貫通
するように燐を選択拡散して複数個のｎ+ 型半導体層１
７を形成すると共に裏面全面にｎ+ 型半導体層１３を形
成する（ｅ）。具体的には、表面側にプラズマＣＶＤ法
により二酸化珪素膜を約１〜２μｍ程度形成し、これを
選択ホトエッチング技術により幅が３０μｍの窓を１０
０μｍ程度の間隔で形成した後、半導体基体全面から次
亜塩素酸燐を用いたＰ（燐）拡散を行い表面不純物濃度
が１立方センチメートル当たり約１×１０の２０から２
１乗で深さが１０〜２５μｍ程度の拡散層を形成する。
また必要によっては、表面と裏面のｎ型拡散層は別のプ
ロセスによって形成しても良い。その後酸化膜をフッ酸
等により除去して清浄化した表面にｐ型の不純物を１立
方センチメートル当たり約１×１０の１９から２０乗含
むｐ型半導体層１６をエピタキシャル法で約５μｍ程度
形成する（ｆ）。なお、エピタキシャル法だけでこの高
不純物濃度のｐ+ 型半導体層１６を形成しにくい場合に
は、不純物濃度が１立方センチメートル当たり約１×１
０の１４から１６乗となるようなエピタキシャル成長層
を形成した後、通常のボロンナイトライド膜を用いたボ
ロン拡散により、エピタキシャル層を高不純物濃度化し
てもよい。最後に、ｐ+ 型半導体層１６とｎ+ 型半導体
層１３にアノード電極３とカソード電極２を電子ビーム
蒸着や抵抗加熱法で約５から１５μｍ程度形成して完成
する（ｇ）。本方法によれば、逆方向耐圧が３０００Ｖ
から３４００Ｖの定電圧ダイオードが得られた。
【００４７】図２１は図１３に示した本発明定電圧ダイ
オードの製造方法の一例を示す。まず、抵抗率が３５０
オーム・ｃｍの高抵抗のｎ型半導体基体１４（ａ）の表
面及び裏面側にｐ型の不純物としてのＡｌを表面不純物
濃度が１立方センチメートル当たり約１×１０の１５乗
の拡散層１５，１５１を７０μｍ程度形成する（ｂ）。
拡散層１５,１５１に燐を選択拡散してｎ+ 型半導体層
１７,１７１を形成する（ｃ）。具体的には、表面及び
裏面側にプラズマＣＶＤ法により二酸化珪素膜を約１〜
２μｍ程度形成し、これを選択ホトエッチング技術によ
り幅が３０μｍの窓を１００μｍ程度の間隔で形成した
後、半導体基体全面から次亜塩素酸燐を用いたＰ(燐)拡
散を行い表面不純物濃度が１立方センチメートル当たり
約１×１０の２０から２１乗で深さが２０μｍ程度の拡
散層を形成する。次に、拡散層１５，１５１に燐を選択
拡散してｎ型半導体層１８，１８１を形成する(ｄ)。こ
の具体的方法は、表面及び裏面側にプラズマＣＶＤ法に
より二酸化珪素膜を約１〜２μｍ程度形成し、これを選
択的に除去して幅が１０μｍの窓を形成した後、表面不
純物濃度が１立方センチメートル当たり約１×１０の１
７から１９乗のＰ(燐)をイオン打ち込みし、その後の熱
処理により２〜１０μｍ程度の深さに形成する。その
後、酸化膜をフッ酸等により除去して清浄化した表面に
ｐ型の不純物を１立方センチメートル当たり約１×１０
の１９から２０乗含むｐ型半導体層１６,１６１をエピ
タキシャル法で約５μｍ程度形成する（ｅ）。なお、エ
ピタキシャル法だけでこの高不純物濃度のｐ+ 型半導体
層１６,１６１を形成しにくい場合には、不純物濃度が
１立方センチメートル当たり約１×１０の１４から１６
乗となるようなエピタキシャル成長層を形成した後、通
常のボロンナイトライド膜を用いたボロン拡散により、
エピタキシャル層を高不純物濃度化してもよい。最後
に、ｐ+ 型半導体層１６及び１６１に電極３及び３１を
電子ビーム蒸着や抵抗加熱法で約５から１５μｍ程度形
成して完成する（ｆ）。本方法によれば、逆方向耐圧が
６０００Ｖから７０００Ｖの双方向性定電圧ダイオード
が得られた。
オードの製造方法の一例を示す。まず、抵抗率が３５０
オーム・ｃｍの高抵抗のｎ型半導体基体１４（ａ）の表
面及び裏面側にｐ型の不純物としてのＡｌを表面不純物
濃度が１立方センチメートル当たり約１×１０の１５乗
の拡散層１５，１５１を７０μｍ程度形成する（ｂ）。
拡散層１５,１５１に燐を選択拡散してｎ+ 型半導体層
１７,１７１を形成する（ｃ）。具体的には、表面及び
裏面側にプラズマＣＶＤ法により二酸化珪素膜を約１〜
２μｍ程度形成し、これを選択ホトエッチング技術によ
り幅が３０μｍの窓を１００μｍ程度の間隔で形成した
後、半導体基体全面から次亜塩素酸燐を用いたＰ(燐)拡
散を行い表面不純物濃度が１立方センチメートル当たり
約１×１０の２０から２１乗で深さが２０μｍ程度の拡
散層を形成する。次に、拡散層１５，１５１に燐を選択
拡散してｎ型半導体層１８，１８１を形成する(ｄ)。こ
の具体的方法は、表面及び裏面側にプラズマＣＶＤ法に
より二酸化珪素膜を約１〜２μｍ程度形成し、これを選
択的に除去して幅が１０μｍの窓を形成した後、表面不
純物濃度が１立方センチメートル当たり約１×１０の１
７から１９乗のＰ(燐)をイオン打ち込みし、その後の熱
処理により２〜１０μｍ程度の深さに形成する。その
後、酸化膜をフッ酸等により除去して清浄化した表面に
ｐ型の不純物を１立方センチメートル当たり約１×１０
の１９から２０乗含むｐ型半導体層１６,１６１をエピ
タキシャル法で約５μｍ程度形成する（ｅ）。なお、エ
ピタキシャル法だけでこの高不純物濃度のｐ+ 型半導体
層１６,１６１を形成しにくい場合には、不純物濃度が
１立方センチメートル当たり約１×１０の１４から１６
乗となるようなエピタキシャル成長層を形成した後、通
常のボロンナイトライド膜を用いたボロン拡散により、
エピタキシャル層を高不純物濃度化してもよい。最後
に、ｐ+ 型半導体層１６及び１６１に電極３及び３１を
電子ビーム蒸着や抵抗加熱法で約５から１５μｍ程度形
成して完成する（ｆ）。本方法によれば、逆方向耐圧が
６０００Ｖから７０００Ｖの双方向性定電圧ダイオード
が得られた。
【００４８】なお、本発明の製造方法においてｐ型不純
物として、アルミニウムやボロンを用いて説明したが、
ガリウムを用いることもできる。また、ｎ型不純物とし
て、燐を用いて説明したが、砒素やアンチモンを用いて
もよい。また、スイッチング素子としては、ＧＴＯの他
にバイポーラトランジスタ，ＭＯＳトランジスタ，絶縁
ゲートバイポーラトランジスタ，静電誘導トランジス
タ，静電誘導サイリスタ等の半導体素子が使用できる。
物として、アルミニウムやボロンを用いて説明したが、
ガリウムを用いることもできる。また、ｎ型不純物とし
て、燐を用いて説明したが、砒素やアンチモンを用いて
もよい。また、スイッチング素子としては、ＧＴＯの他
にバイポーラトランジスタ，ＭＯＳトランジスタ，絶縁
ゲートバイポーラトランジスタ，静電誘導トランジス
タ，静電誘導サイリスタ等の半導体素子が使用できる。
【００４９】以上は本発明を代表的な実施例を例に挙げ
て説明したが、本発明はこれらに限定されるものではな
く、本発明技術思想の範囲内で種々の変形が可能であ
る。
て説明したが、本発明はこれらに限定されるものではな
く、本発明技術思想の範囲内で種々の変形が可能であ
る。
【００５０】
【発明の効果】以上詳述したように、本発明によれば耐
圧で安定した定電圧特性を示す定電圧ダイオードが得ら
れ、半導体スイッチング素子のスナバ回路のダイオード
やインバータ装置のような電力変換装置のダイオード等
に適用することにより、半導体スイッチング素子のスイ
ッチング時に発生する過電圧から回路素子の破壊を防止
することができ、信頼性の高いスナバ回路及び電力変換
装置を実現できる。
圧で安定した定電圧特性を示す定電圧ダイオードが得ら
れ、半導体スイッチング素子のスナバ回路のダイオード
やインバータ装置のような電力変換装置のダイオード等
に適用することにより、半導体スイッチング素子のスイ
ッチング時に発生する過電圧から回路素子の破壊を防止
することができ、信頼性の高いスナバ回路及び電力変換
装置を実現できる。
【図１】本発明定電圧ダイオードの一実施例を示す概略
断面図である。
断面図である。
【図２】本発明定電圧ダイオードの印加電圧が低い場合
の動作説明図である。
の動作説明図である。
【図３】本発明定電圧ダイオードの印加電圧が高い場合
の動作説明図である。
の動作説明図である。
【図４】本発明定電圧ダイオードの逆方向電圧電流特性
図である。
図である。
【図５】本発明定電圧ダイオードの異なる実施例を示す
概略斜視図である。
概略斜視図である。
【図６】本発明定電圧ダイオードの更に異なる実施例を
示す概略斜視図である。
示す概略斜視図である。
【図７】本発明定電圧ダイオードのｎ+ 型半導体層のレ
イアウト図である。
イアウト図である。
【図８】本発明定電圧ダイオードを適用したＧＴＯのス
ナバ回路を示す回路図である。
ナバ回路を示す回路図である。
【図９】図８のスナバ回路の動作説明図である。
【図１０】本発明定電圧ダイオードを適用した電圧型イ
ンバータ装置を示す回路図である。
ンバータ装置を示す回路図である。
【図１１】図１０の一部詳細図である。
【図１２】図１０の電圧型インバータ装置の動作説明図
である。
である。
【図１３】本発明定電圧ダイオードを適用した逆導通Ｇ
ＴＯの概略断面図である。
ＴＯの概略断面図である。
【図１４】本発明定電圧ダイオードの他の実施例を示す
概略断面図である。
概略断面図である。
【図１５】図１４に示す定電圧ダイオードの特性性図で
ある。
ある。
【図１６】図１４に示す定電圧ダイオードを機能素子の
過電圧保護に使用する場合を示す回路図である。
過電圧保護に使用する場合を示す回路図である。
【図１７】図１４に示す定電圧ダイオードを装置の過電
圧保護に使用する場合を示す回路図である。
圧保護に使用する場合を示す回路図である。
【図１８】本発明定電圧ダイオードの製造方法の一例を
示す工程図である。
示す工程図である。
【図１９】本発明定電圧ダイオードの製造方法の異なる
例を示す工程図である。
例を示す工程図である。
【図２０】本発明定電圧ダイオードの製造方法の更に異
なる例を示す工程図である。
なる例を示す工程図である。
【図２１】本発明定電圧ダイオードの製造方法の他の例
を示す工程図である。
を示す工程図である。
１…半導体基体、１３…ｎ+ 型半導体層、１４…ｎ型半
導体層、１５，１５１，１９…ｐ型半導体層、１６，１
６１…ｐ+ 型半導体層、１７，１７１…ｎ+ 型半導体
層、１８，１８１…ｎ型半導体層、２…アノード電極、
３…カソード電極、Ｊ1 ，Ｊ2 ，Ｊ3 …ｐｎ接合。
導体層、１５，１５１，１９…ｐ型半導体層、１６，１
６１…ｐ+ 型半導体層、１７，１７１…ｎ+ 型半導体
層、１８，１８１…ｎ型半導体層、２…アノード電極、
３…カソード電極、Ｊ1 ，Ｊ2 ，Ｊ3 …ｐｎ接合。
Claims (25)
- 【請求項１】一対の主表面を有し、一対の主表面間に、
一方の主表面に隣接する一方導電型の第１半導体領域、
第１半導体領域に隣接して第１半導体領域との間に第１
のｐｎ接合を形成する他方導電型の第２半導体領域、第
２半導体領域及び他方の主表面に隣接し第２半導体領域
より高不純物濃度を有する他方導電型の第３半導体領
域、第２半導体領域及び第３半導体領域に包囲され第２
半導体領域及び第３半導体領域との間に第２のｐｎ接合
及び第３のｐｎ接合を形成する第２半導体領域より高不
純物濃度を有する一方導電型の第４半導体領域を具備す
る半導体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第３半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
する定電圧ダイオード。 - 【請求項２】第１の主電極と第２の主電極との間に第１
のｐｎ接合を逆バイアスする所定値以上の電圧が加わっ
た時に、第３のｐｎ接合においてツエナー降伏またはア
バランシェ降伏することを特徴とする請求項１記載の定
電圧ダイオード。 - 【請求項３】一対の主表面を有し、一対の主表面間に、
一方の主表面に隣接する一方導電型の第１半導体領域、
第１半導体領域に隣接し第１半導体領域より低不純物濃
度を有する一方導電型の第２半導体領域、第２半導体領
域に隣接して第２半導体領域との間に第１のｐｎ接合を
形成する他方導電型の第３半導体領域、第３半導体領域
及び他方の主表面に隣接し第３半導体領域より高不純物
濃度を有する他方導電型の第４半導体領域、第３半導体
領域及び第４半導体領域に包囲され第３半導体領域及び
第４半導体領域との間に第２のｐｎ接合及び第３のｐｎ
接合を形成する第３半導体領域より高不純物濃度を有す
る一方導電型の第５半導体領域を具備する半導体基体
と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
する定電圧ダイオード。 - 【請求項４】第１の主電極と第２の主電極との間に第１
のｐｎ接合を逆バイアスする所定値以上の電圧が加わっ
た時に、第３のｐｎ接合においてツエナー降伏またはア
バランシェ降伏することを特徴とする請求項３記載の定
電圧ダイオード。 - 【請求項５】一対の主表面を有し、一対の主表面間に、
一方の主表面に隣接する一方導電型の第１半導体領域、
第１半導体領域に隣接し第１半導体領域より低不純物濃
度を有する一方導電型の第２半導体領域、第２半導体領
域に隣接して第２半導体領域との間に第１のｐｎ接合を
形成する他方導電型の第３半導体領域、第３半導体領域
及び他方の主表面に隣接し第３半導体領域より高不純物
濃度を有する他方導電型の第４半導体領域、第３半導体
領域及び第４半導体領域に包囲され第３半導体領域及び
第４半導体領域との間に第２のｐｎ接合及び第３のｐｎ
接合を形成する第３半導体領域より高不純物濃度を有す
る一方導電型の複数個の第５半導体領域を具備する半導
体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
する定電圧ダイオード。 - 【請求項６】第３半導体領域及び第４半導体領域に隣接
し、第３半導体領域より低不純物濃度を有する線状の一
方導電型の第６半導体領域により第５半導体領域相互を
連結したことを特徴とする請求項５記載の定電圧ダイオ
ード。 - 【請求項７】第３半導体領域内に埋設され、第３半導体
領域より低不純物濃度を有する線状の一方導電型の第６
半導体領域により第５半導体領域相互を連結したことを
特徴とする請求項５記載の定電圧ダイオード。 - 【請求項８】第１の主電極と第２の主電極との間に第１
のｐｎ接合を逆バイアスする所定値以上の電圧が加わっ
た時に、第３のｐｎ接合においてツエナー降伏またはア
バランシェ降伏することを特徴とする請求項５，６また
は７記載の定電圧ダイオード。 - 【請求項９】一対の主表面を有し、一対の主表面間に、
一方導電型の第１半導体領域、第１半導体領域の両側に
隣接し第１半導体領域より高不純物濃度を有する他方導
電型の第２半導体領域及び第３半導体領域、第２半導体
領域及び一方の主表面に隣接し第２半導体領域より高不
純物濃度を有する他方導電型の第４半導体領域、第２半
導体領域及び第４半導体領域で包囲され第２半導体領域
より高不純物濃度を有する一方導電型の第５半導体領
域、第３半導体領域及び他方の主表面に隣接し第３半導
体領域より高不純物濃度を有する他方導電型の第６半導
体領域、第３半導体領域及び第６半導体領域で包囲され
第３半導体領域より高不純物濃度を有する一方導電型の
第７半導体領域を具備する半導体基体と、 半導体基体の一方の主表面において第４半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第６半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
した定電圧ダイオード。 - 【請求項１０】一対の主表面を有し、一対の主表面間
に、一方導電型の第１半導体領域、第１半導体領域の両
側に隣接し第１半導体領域より高不純物濃度を有する他
方導電型の第２半導体領域及び第３半導体領域、第２半
導体領域及び一方の主表面に隣接し第２半導体領域より
高不純物濃度を有する他方導電型の第４半導体領域、第
２半導体領域及び第４半導体領域で包囲され第２半導体
領域より高不純物濃度を有する一方導電型の複数個の第
５半導体領域、第３半導体領域及び他方の主表面に隣接
し第３半導体領域より高不純物濃度を有する他方導電型
の第６半導体領域、第３半導体領域及び第６半導体領域
で包囲され第３半導体領域より高不純物濃度を有する一
方導電型の複数個の第７半導体領域を具備する半導体基
体と、 半導体基体の一方の主表面において第４半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第６半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
した定電圧ダイオード。 - 【請求項１１】第２半導体領域及び第４半導体領域に隣
接し、第２半導体領域より低不純物濃度を有する線状の
一方導電型の第８半導体領域により第５半導体領域相互
を連結し、第３半導体領域及び第６半導体領域に隣接
し、第３半導体領域より低不純物濃度を有する線状の一
方導電型の第９半導体領域により第７半導体領域相互を
連結したことを特徴とする請求項１０記載の定電圧ダイ
オード。 - 【請求項１２】第２半導体領域内に埋設され、第２半導
体領域より低不純物濃度を有する線状の一方導電型の第
８半導体領域により第５半導体領域相互を連結し、第３
半導体領域内に埋設され、第３半導体領域より低不純物
濃度を有する線状の一方導電型の第９半導体領域により
第７半導体領域相互を連結したことを特徴とする請求項
１０記載の定電圧ダイオード。 - 【請求項１３】スイッチング素子と並列接続され、アノ
ード側がスイッチング素子のアノード側に接続されたダ
イオードと、一方の端子がスイッチング素子のカソード
側に他方の端子がダイオードのカソード側にそれぞれ接
続されたコンデンサと、ダイオードに並列接続され抵抗
とから成り、ダイオードが、 一対の主表面を有し、一対の主表面間に、一方の主表面
に隣接する一方導電型の第１半導体領域、第１半導体領
域に隣接し第１半導体領域より低不純物濃度を有する一
方導電型の第２半導体領域、第２半導体領域に隣接して
第２半導体領域との間に第１のｐｎ接合を形成する他方
導電型の第３半導体領域、第３半導体領域及び他方の主
表面に隣接し第３半導体領域より高不純物濃度を有する
他方導電型の第４半導体領域、第３半導体領域及び第４
半導体領域に包囲され第３半導体領域及び第４半導体領
域との間に第２のｐｎ接合及び第３のｐｎ接合を形成す
る第３半導体領域より高不純物濃度を有する一方導電型
の第５半導体領域を具備する半導体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
するスナバ回路。 - 【請求項１４】スイッチング素子と並列接続され、アノ
ード側がスイッチング素子のアノード側に接続されたダ
イオードと、一方の端子がスイッチング素子のカソード
側に他方の端子がダイオードのカソード側にそれぞれ接
続されたコンデンサと、ダイオードに並列接続され抵抗
とから成り、ダイオードが、 一対の主表面を有し、一対の主表面間に、一方の主表面
に隣接する一方導電型の第１半導体領域、第１半導体領
域に隣接し第１半導体領域より低不純物濃度を有する一
方導電型の第２半導体領域、第２半導体領域に隣接して
第２半導体領域との間に第１のｐｎ接合を形成する他方
導電型の第３半導体領域、第３半導体領域及び他方の主
表面に隣接し第３半導体領域より高不純物濃度を有する
他方導電型の第４半導体領域、第３半導体領域及び第４
半導体領域に包囲され第３半導体領域及び第４半導体領
域との間に第２のｐｎ接合及び第３のｐｎ接合を形成す
る第３半導体領域より高不純物濃度を有する一方導電型
の複数個の第５半導体領域、少なくともを第３半導体領
域に隣接して第５半導体領域相互を連結する一方導電型
の線状の第６半導体領域を具備する半導体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
するスナバ回路。 - 【請求項１５】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備し、ダイオードが、 一対の主表面を有し、一対の主表面間に、一方の主表面
に隣接する一方導電型の第１半導体領域、第１半導体領
域に隣接し第１半導体領域より低不純物濃度を有する一
方導電型の第２半導体領域、第２半導体領域に隣接して
第２半導体領域との間に第１のｐｎ接合を形成する他方
導電型の第３半導体領域、第３半導体領域及び他方の主
表面に隣接し第３半導体領域より高不純物濃度を有する
他方導電型の第４半導体領域、第３半導体領域及び第４
半導体領域に包囲され第３半導体領域及び第４半導体領
域との間に第２のｐｎ接合及び第３のｐｎ接合を形成す
る第３半導体領域より高不純物濃度を有する一方導電型
の第５半導体領域を具備する半導体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
する電力変換装置。 - 【請求項１６】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備し、ダイオードが、 一対の主表面を有し、一対の主表面間に、一方の主表面
に隣接する一方導電型の第１半導体領域、第１半導体領
域に隣接し第１半導体領域より低不純物濃度を有する一
方導電型の第２半導体領域、第２半導体領域に隣接して
第２半導体領域との間に第１のｐｎ接合を形成する他方
導電型の第３半導体領域、第３半導体領域及び他方の主
表面に隣接し第３半導体領域より高不純物濃度を有する
他方導電型の第４半導体領域、第３半導体領域及び第４
半導体領域に包囲され第３半導体領域及び第４半導体領
域との間に第２のｐｎ接合及び第３のｐｎ接合を形成す
る第３半導体領域より高不純物濃度を有する一方導電型
の複数個の第５半導体領域、少なくともを第３半導体領
域に隣接して第５半導体領域相互を連結する一方導電型
の線状の第６半導体領域を具備する半導体基体と、 半導体基体の一方の主表面において第１半導体領域にオ
ーミック接触した第１の主電極と、 半導体基体の他方の主表面において第４半導体領域にオ
ーミック接触した第２の主電極とを備えることを特徴と
する電力変換装置。 - 【請求項１７】一方導電型の半導体基板の一方の主表面
側に他方導電型の第１半導体領域を形成する第１の工程
と、 第１半導体領域の表面から内部に延び、第１半導体領域
より高不純物濃度を有する一方導電型の第２半導体領域
を形成する第２の工程と、 半導体基板領域の他方の主表面側に半導体基板領域より
高不純物濃度を有する一方導電型の第３半導体領域を形
成する第３の工程と、 第１半導体領域及び第２半導体領域に隣接して第１半導
体領域より高不純物濃度を有する他方導電型の第４半導
体領域を形成する第４の工程と、 第３半導体領域及び第４半導体領域にそれぞれ電極を形
成する第５の工程とを具備することを特徴とする定電圧
ダイオードの製造方法。 - 【請求項１８】第２の工程と第３の工程とを同時に実行
することを特徴とする請求項１７記載の定電圧ダイオー
ドの製造方法。 - 【請求項１９】一方導電型の半導体基板の一方の主表面
側に他方導電型の第１半導体領域を形成する第１の工程
と、 第１半導体領域の表面から内部に延び、第１半導体領域
より高不純物濃度を有する一方導電型の第２半導体領域
を複数個形成する第２の工程と、 第１半導体領域の表面から内部に延び、一方導電型で第
１半導体領域より高不純物濃度を有し、第２半導体領域
相互を連結する線状の第３半導体領域を形成する第３の
工程と、 半導体基板領域の他方の主表面側に半導体基板領域より
高不純物濃度を有する一方導電型の第４半導体領域を形
成する第４の工程と、 第１半導体領域、第２半導体領域及び第３半導体領域に
隣接して第１半導体領域より高不純物濃度を有する他方
導電型の第５半導体領域を形成する第５の工程と、 第４半導体領域及びと第５半導体領域にはそれぞれ電極
を形成する第６の工程を具備することを特徴とする定電
圧ダイオードの製造方法。 - 【請求項２０】第２の工程と第４の工程とを同時に実行
することを特徴とする請求項１９記載の定電圧ダイオー
ドの製造方法。 - 【請求項２１】一方導電型の半導体基板の一方の主表面
側に他方導電型の第１半導体領域を形成する第１の工程
と、 第１半導体領域の表面から内部に延び、第１半導体領域
より高不純物濃度を有する一方導電型の第２半導体領域
を形成する第２の工程と、 第２半導体領域の表面から内部に延び、第２半導体領域
より高不純物濃度を有する一方導電型の第３半導体領域
を複数個形成する第３の工程と、 半導体基板領域の他方の主表面側に半導体基板領域より
高不純物濃度を有する第４半導体領域を形成する第４の
工程と、 第２半導体領域表面にそれより高不純物濃度を有する他
方導電型の第５半導体領域を形成する第５の工程と、 第１半導体領域、第３半導体領域及び第５半導体領域に
隣接して第１半導体領域より高不純物濃度を有する他方
導電型の第６半導体領域を形成する第６の工程と、 第４半導体領域及び第６半導体領域にそれぞれ電極を形
成する第７の工程とを具備することを特徴とする定電圧
ダイオードの製造方法。 - 【請求項２２】第３の工程と第４の工程とを同時に実行
することを特徴とする請求項２１記載の定電圧ダイオー
ドの製造方法。 - 【請求項２３】一方導電型の半導体基板の一方の主表面
側に他方導電型の第１半導体領域を形成する第１の工程
と、 第１半導体領域の表面から内部に延び、第１半導体領域
より高不純物濃度を有する一方導電型の第２半導体領域
を形成する第２の工程と、 第１半導体領域及び第２半導体領域に隣接してそれらよ
り高不純物濃度を有する他方導電型の第３半導体領域を
形成する第３の工程と、 第３半導体領域表面から第２半導体領域まで延び、第３
半導体領域より高不純物濃度を有する一方導電型の第４
半導体領域を複数個形成する第４の工程と、 半導体基板領域の他方の主表面側に半導体基板領域より
高不純物濃度を有する第５半導体領域を形成する第５の
工程と、 第３半導体領域及び第４半導体領域に隣接して第３半導
体領域より高不純物濃度を有する他方導電型の第６半導
体領域を形成する第６の工程と、 第５半導体領域及び第６半導体領域にそれぞれ電極を形
成する第７の工程とを具備することを特徴とする定電圧
ダイオードの製造方法。 - 【請求項２４】第４の工程と第５の工程とを同時に実行
することを特徴とする請求項２３記載の定電圧ダイオー
ドの製造方法。 - 【請求項２５】一方導電型の半導体基板の両主表面に他
方導電型の第１及び第２半導体領域を形成する第１の工
程と、 両主表面から第１及び第２半導体領域にそれらより高不
純物濃度を有する一方導電型の第３及び第４半導体領域
をそれぞれ複数個形成する第２の工程と、 両主表面から第１及び第２半導体領域内に第３及び第４
半導体領域に連なるように一方導電型の第５及び第６半
導体領域を選択的に形成する第３の工程と、 第１，第３及び第５半導体領域並びに第２，第４及び第
６半導体領域上に隣接して第５及び第６半導体領域より
高不純物濃度を有する他方導電型の第７及び第８半導体
領域を形成する第４の工程と、 両主表面において第７及び第８半導体領域にそれぞれ電
極を形成する第５の工程とを具備することを特徴とする
定電圧ダイオードの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241874A JP2570022B2 (ja) | 1991-09-20 | 1991-09-20 | 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 |
| EP92308395A EP0533439B1 (en) | 1991-09-20 | 1992-09-15 | Constant-voltage diode, power converter using the same and process of producing constant-voltage diode |
| DE69230362T DE69230362T2 (de) | 1991-09-20 | 1992-09-15 | Konstantspannungsdiode, diese enthaltender Leistungswandler und Verfahren zur Herstellung einer Konstantspannungsdiode |
| US07/947,518 US5430311A (en) | 1991-09-20 | 1992-09-21 | Constant-voltage diode for over-voltage protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241874A JP2570022B2 (ja) | 1991-09-20 | 1991-09-20 | 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582807A true JPH0582807A (ja) | 1993-04-02 |
| JP2570022B2 JP2570022B2 (ja) | 1997-01-08 |
Family
ID=17080818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241874A Expired - Lifetime JP2570022B2 (ja) | 1991-09-20 | 1991-09-20 | 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5430311A (ja) |
| EP (1) | EP0533439B1 (ja) |
| JP (1) | JP2570022B2 (ja) |
| DE (1) | DE69230362T2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218456A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 定電圧ダイオード |
| JPH0983326A (ja) * | 1995-09-20 | 1997-03-28 | Hitachi Ltd | 半導体回路およびその駆動方法並びに半導体素子 |
| JP2002141418A (ja) * | 2001-09-05 | 2002-05-17 | Hitachi Ltd | 半導体回路およびその駆動方法並びに半導体素子 |
| JP2006196662A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2006196661A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2007335519A (ja) * | 2006-06-13 | 2007-12-27 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2010206106A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置、電力変換装置及び半導体装置の製造方法 |
| JP2010252470A (ja) * | 2009-04-14 | 2010-11-04 | Jtekt Corp | モータ制御装置および電動パワーステアリング装置 |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4320780B4 (de) * | 1993-06-23 | 2007-07-12 | Robert Bosch Gmbh | Halbleiteranordnung und Verfahren zur Herstellung |
| CN1035294C (zh) * | 1993-10-29 | 1997-06-25 | 电子科技大学 | 具有异形掺杂岛的半导体器件耐压层 |
| US5880513A (en) * | 1996-04-18 | 1999-03-09 | Harris Corporation | Asymmetric snubber resistor |
| US6461918B1 (en) | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| AU2000267698A1 (en) * | 2000-01-19 | 2001-07-31 | Fabtech, Inc. | Distributed reverse surge guard |
| US6261874B1 (en) * | 2000-06-14 | 2001-07-17 | International Rectifier Corp. | Fast recovery diode and method for its manufacture |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US7345342B2 (en) | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6677641B2 (en) | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6906354B2 (en) * | 2001-06-13 | 2005-06-14 | International Business Machines Corporation | T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| KR100859701B1 (ko) | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7384854B2 (en) * | 2002-03-08 | 2008-06-10 | International Business Machines Corporation | Method of forming low capacitance ESD robust diodes |
| US7033891B2 (en) | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US20050275065A1 (en) * | 2004-06-14 | 2005-12-15 | Tyco Electronics Corporation | Diode with improved energy impulse rating |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7265415B2 (en) | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| US7385248B2 (en) | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7944018B2 (en) * | 2006-08-14 | 2011-05-17 | Icemos Technology Ltd. | Semiconductor devices with sealed, unlined trenches and methods of forming same |
| US7723172B2 (en) * | 2007-04-23 | 2010-05-25 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US8580651B2 (en) * | 2007-04-23 | 2013-11-12 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
| US20080272429A1 (en) * | 2007-05-04 | 2008-11-06 | Icemos Technology Corporation | Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices |
| WO2009039441A1 (en) | 2007-09-21 | 2009-03-26 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8012806B2 (en) | 2007-09-28 | 2011-09-06 | Icemos Technology Ltd. | Multi-directional trenching of a die in manufacturing superjunction devices |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US7846821B2 (en) * | 2008-02-13 | 2010-12-07 | Icemos Technology Ltd. | Multi-angle rotation for ion implantation of trenches in superjunction devices |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8482029B2 (en) * | 2011-05-27 | 2013-07-09 | Infineon Technologies Austria Ag | Semiconductor device and integrated circuit including the semiconductor device |
| US8946814B2 (en) | 2012-04-05 | 2015-02-03 | Icemos Technology Ltd. | Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates |
| DE112013006871T5 (de) * | 2013-03-27 | 2015-12-10 | Toyota Jidosha Kabushiki Kaisha | Vertikale Halbleitervorrichtung |
| JP2014241367A (ja) * | 2013-06-12 | 2014-12-25 | 三菱電機株式会社 | 半導体素子、半導体素子の製造方法 |
| CN104022149B (zh) * | 2014-06-19 | 2016-07-27 | 电子科技大学 | 一种集成反向pin管的mos场控晶闸管及其制备方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691478A (en) * | 1979-12-26 | 1981-07-24 | Hitachi Ltd | Manufacture of punch-through type diode |
| JPS56104487A (en) * | 1980-01-24 | 1981-08-20 | Mitsubishi Electric Corp | Solid state color q switch for neodymium laser |
| JPS6076174A (ja) * | 1983-09-30 | 1985-04-30 | Nec Kansai Ltd | 双方向ツエナ−ダイオ−ド |
| JPS60152057A (ja) * | 1984-01-20 | 1985-08-10 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS62150783A (ja) * | 1985-12-24 | 1987-07-04 | Rohm Co Ltd | ツエナダイオ−ド装置 |
| US4683483A (en) * | 1986-05-05 | 1987-07-28 | Burr-Brown Corporation | Subsurface zener diode and method of making |
| JPS63260160A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 半導体装置 |
| GB8713440D0 (en) * | 1987-06-09 | 1987-07-15 | Texas Instruments Ltd | Semiconductor device |
| JPH01281771A (ja) * | 1988-05-09 | 1989-11-13 | Nec Corp | 半導体保護素子 |
| JPH02214162A (ja) * | 1989-02-14 | 1990-08-27 | Fuji Electric Co Ltd | ゲートターンオフサイリスタ |
| JPH03174775A (ja) * | 1989-04-04 | 1991-07-29 | Fuji Electric Co Ltd | 逆導通形ゲートターンオフサイリスタ |
-
1991
- 1991-09-20 JP JP3241874A patent/JP2570022B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-15 DE DE69230362T patent/DE69230362T2/de not_active Expired - Fee Related
- 1992-09-15 EP EP92308395A patent/EP0533439B1/en not_active Expired - Lifetime
- 1992-09-21 US US07/947,518 patent/US5430311A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218456A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 定電圧ダイオード |
| JPH0983326A (ja) * | 1995-09-20 | 1997-03-28 | Hitachi Ltd | 半導体回路およびその駆動方法並びに半導体素子 |
| JP2002141418A (ja) * | 2001-09-05 | 2002-05-17 | Hitachi Ltd | 半導体回路およびその駆動方法並びに半導体素子 |
| JP2006196662A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2006196661A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2007335519A (ja) * | 2006-06-13 | 2007-12-27 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2010206106A (ja) * | 2009-03-05 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置、電力変換装置及び半導体装置の製造方法 |
| JP2010252470A (ja) * | 2009-04-14 | 2010-11-04 | Jtekt Corp | モータ制御装置および電動パワーステアリング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69230362T2 (de) | 2000-08-24 |
| JP2570022B2 (ja) | 1997-01-08 |
| US5430311A (en) | 1995-07-04 |
| EP0533439B1 (en) | 1999-12-01 |
| EP0533439A2 (en) | 1993-03-24 |
| EP0533439A3 (en) | 1994-07-27 |
| DE69230362D1 (de) | 2000-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2570022B2 (ja) | 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法 | |
| JP3444081B2 (ja) | ダイオード及び電力変換装置 | |
| US5475258A (en) | Power semiconductor device with protective element | |
| JP3467381B2 (ja) | 炭化けい素ダイオード | |
| US4791470A (en) | Reverse conducting gate turn-off thyristor device | |
| US5751023A (en) | Semiconductor device and method of manufacturing the same | |
| WO2019124378A1 (ja) | 炭化珪素半導体装置および電力変換装置 | |
| US5747841A (en) | Circuit arrangement, and junction field effect transistor suitable for use in such a circuit arrangement | |
| US6232625B1 (en) | Semiconductor configuration and use thereof | |
| JPH1093113A (ja) | ダイオード | |
| US5079607A (en) | Mos type semiconductor device | |
| JP2979964B2 (ja) | 半導体装置及びそれを用いたインバータ装置 | |
| US5780917A (en) | Composite controlled semiconductor device and power conversion device using the same | |
| US6891204B2 (en) | Semiconductor component having field-shaping regions | |
| JP2001522528A (ja) | 特に短絡の際に交流電流を制限するための装置 | |
| EP0675545B1 (en) | Insulated gate thyristor | |
| US20220360072A1 (en) | Unidirectional transient voltage suppression device | |
| JP3083881B2 (ja) | サージ防護素子 | |
| JP3686285B2 (ja) | ショットキーダイオードおよびそれを用いた電力変換装置 | |
| US11233158B2 (en) | Semiconductor power device and method for manufacture | |
| JPH07263716A (ja) | 半導体装置 | |
| US6521919B2 (en) | Semiconductor device of reduced thermal resistance and increased operating area | |
| JP2784458B2 (ja) | サージ防護素子 | |
| US4857977A (en) | Lateral metal-oxide-semiconductor controlled triacs | |
| EP0736910A2 (en) | Insulated gate thyristor |