JPH057879B2 - - Google Patents
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- JPH057879B2 JPH057879B2 JP60273367A JP27336785A JPH057879B2 JP H057879 B2 JPH057879 B2 JP H057879B2 JP 60273367 A JP60273367 A JP 60273367A JP 27336785 A JP27336785 A JP 27336785A JP H057879 B2 JPH057879 B2 JP H057879B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成多層配線基板に係わり、特にセラ
ミツクを主体とし内層に電源配線を有する多層配
線基板の構造に関するものである。
ミツクを主体とし内層に電源配線を有する多層配
線基板の構造に関するものである。
一般に、高速大容量処理が求められる大型コン
ピユータ等の電子機器においては、配線の高密度
化と高速化とが同時に要求されている。更に高密
度化に伴ない、所要電力密度も高まり、電源配線
の低抵抗化も同時に要求されている。このような
多様な要求にこれえ得るLSI実装方式としてセラ
ミツク積層配線基板の内層配線を主に電源供給用
の配線として用いることにより、電源配線の低抵
抗化を達成するとともにセラミツク積層配線基板
の上に更に薄膜技術を用いて微細な配線パターン
を有する多層配線層を形成し、この薄膜配線層を
信号配線として割当てることにより、配線の高密
度化をも達成するというマルチチツプパツケージ
がある。このマルチチツプパツケージの薄膜多層
配線層の層間絶縁材料として誘電率の低いポリイ
ミド系樹脂を用いた場合には配線遅延時間も短か
くなり、配線の高速化をも達成することができ
る。
ピユータ等の電子機器においては、配線の高密度
化と高速化とが同時に要求されている。更に高密
度化に伴ない、所要電力密度も高まり、電源配線
の低抵抗化も同時に要求されている。このような
多様な要求にこれえ得るLSI実装方式としてセラ
ミツク積層配線基板の内層配線を主に電源供給用
の配線として用いることにより、電源配線の低抵
抗化を達成するとともにセラミツク積層配線基板
の上に更に薄膜技術を用いて微細な配線パターン
を有する多層配線層を形成し、この薄膜配線層を
信号配線として割当てることにより、配線の高密
度化をも達成するというマルチチツプパツケージ
がある。このマルチチツプパツケージの薄膜多層
配線層の層間絶縁材料として誘電率の低いポリイ
ミド系樹脂を用いた場合には配線遅延時間も短か
くなり、配線の高速化をも達成することができ
る。
従来、この種の内層に電源配線を有する多層配
線基板においては、電源配線層は各電源に対して
１層が割当てられていて表裏両面に通じるスルー
ホールにより表裏同じ位置に露出するか、又は片
面のみに露出するヴイアホールにより、表面もし
くは裏面の或る位置に露出するか、又は前記の２
つの構成を併せ用いるかしていた。しかし、上記
のような構成においては、あとに詳しく説明する
が、基板の表面又は裏面のスルーホール又はヴイ
アホールの露出可能な位置に関し、希望する露出
位置に希望する電源を露出させることが不可能な
場合があつた。さらにセラミツク積層配線基板の
上に無機絶縁ペーストを用いて厚膜法で絶縁層を
形成して多層の信号配線層を形成した場合には、
この絶縁層を貫通する電源供給用ヴイアホール配
線は膜厚の厚みに比例して抵抗が増加するという
欠点があつた。
線基板においては、電源配線層は各電源に対して
１層が割当てられていて表裏両面に通じるスルー
ホールにより表裏同じ位置に露出するか、又は片
面のみに露出するヴイアホールにより、表面もし
くは裏面の或る位置に露出するか、又は前記の２
つの構成を併せ用いるかしていた。しかし、上記
のような構成においては、あとに詳しく説明する
が、基板の表面又は裏面のスルーホール又はヴイ
アホールの露出可能な位置に関し、希望する露出
位置に希望する電源を露出させることが不可能な
場合があつた。さらにセラミツク積層配線基板の
上に無機絶縁ペーストを用いて厚膜法で絶縁層を
形成して多層の信号配線層を形成した場合には、
この絶縁層を貫通する電源供給用ヴイアホール配
線は膜厚の厚みに比例して抵抗が増加するという
欠点があつた。
本発明による混成多層配線基板は、複数種の電
源を供給する配線を有するセラミツク積層配線基
板の電源配線構造において、この基板の一方の面
の側に各電源に少なくとも１層の電源配線層が対
応する第１の電源配線層群を有し、他方の面の側
に各電源に少なくとも１層の電源配線層が対応す
る第２の電源配線層群を有し、このセラミツク積
層配線基板の上にポリイミド系樹脂を層間絶縁材
とする多層薄膜層が形成されている。
源を供給する配線を有するセラミツク積層配線基
板の電源配線構造において、この基板の一方の面
の側に各電源に少なくとも１層の電源配線層が対
応する第１の電源配線層群を有し、他方の面の側
に各電源に少なくとも１層の電源配線層が対応す
る第２の電源配線層群を有し、このセラミツク積
層配線基板の上にポリイミド系樹脂を層間絶縁材
とする多層薄膜層が形成されている。
セラミツク積層配線基板の一方の面の側および
他方の面の側のそれぞれの位置に所望の電源を引
き出せる。
他方の面の側のそれぞれの位置に所望の電源を引
き出せる。
次に本発明について図面を参照して説明する。
図は本発明による混成多層配線基板の一実施例を
示す縦断面図である。同図において、セラミツク
積層配線基板１には、入出力用ピン２０と、これ
ら入出力用ピン２０に接続された複数の信号配線
スルーホール２１と、第１の電源配線１ａと１ｅ
とを接続するヴイアホール配線２２およびヴイア
ホール配線２３と、第２の電源配線１ｂと１ｆと
を接続するヴイアホール配線２４およびヴイアホ
ール配線２５と、第３の電源配線１ｃと１ｇとを
接続するヴイアホール配線２６およびヴイアホー
ル配線２７と、第４の電源配線１ｄと１ｈとを接
続するヴイアホール配線２８およびヴイアホール
配線２９とが配置されている。また、この基板１
の入出力用ピン２０の配置面と反対側の面には電
源配線１ｅに接続するヴイアホール配線３０、電
源配線１ｆに接続するヴイアホール配線３１、電
源配線１ｇに接続するヴイアホール配線３２およ
び電源配線１ｈに接続するヴイアホール配線３３
がそれぞれ配置されている。
図は本発明による混成多層配線基板の一実施例を
示す縦断面図である。同図において、セラミツク
積層配線基板１には、入出力用ピン２０と、これ
ら入出力用ピン２０に接続された複数の信号配線
スルーホール２１と、第１の電源配線１ａと１ｅ
とを接続するヴイアホール配線２２およびヴイア
ホール配線２３と、第２の電源配線１ｂと１ｆと
を接続するヴイアホール配線２４およびヴイアホ
ール配線２５と、第３の電源配線１ｃと１ｇとを
接続するヴイアホール配線２６およびヴイアホー
ル配線２７と、第４の電源配線１ｄと１ｈとを接
続するヴイアホール配線２８およびヴイアホール
配線２９とが配置されている。また、この基板１
の入出力用ピン２０の配置面と反対側の面には電
源配線１ｅに接続するヴイアホール配線３０、電
源配線１ｆに接続するヴイアホール配線３１、電
源配線１ｇに接続するヴイアホール配線３２およ
び電源配線１ｈに接続するヴイアホール配線３３
がそれぞれ配置されている。
また、電源配線は、入出力用ピン２０に近い側
に配置された電源配線１ａ，１ｂ，１ｃおよび１
ｄからなる第１の電源配線層群１１と、他方の面
の側に配置された電源配線１ｅ，１ｆ，１ｇおよ
び１ｈからなる第２の電源配線層群１２とを形成
しており、同種の電源配線間、例えば電源配線１
ａと１ｅ、電源配線１ｃと１ｇは、各ヴイアホー
ル配線２３，２７によつて相互に接続されてい
る。
に配置された電源配線１ａ，１ｂ，１ｃおよび１
ｄからなる第１の電源配線層群１１と、他方の面
の側に配置された電源配線１ｅ，１ｆ，１ｇおよ
び１ｈからなる第２の電源配線層群１２とを形成
しており、同種の電源配線間、例えば電源配線１
ａと１ｅ、電源配線１ｃと１ｇは、各ヴイアホー
ル配線２３，２７によつて相互に接続されてい
る。
このような構成により、任意の入出力用ピンを
第１の電源配線層群１１中の任意の電源配線に接
続することが可能であるとともに、基板の他方の
面の側に配置された任意の位置のヴイアホールを
第２の電源配線層群１２中の任意の電源配線に接
続することが可能となる。さらに上記のような構
成により、同種の電源配線間を相互に接続するヴ
イアホール配線も任意の位置および割合にするこ
と、例えば電源配線１ａと１ｅ間を100本、電源
配線１ｂと１ｆ間を５０本、電源配線１ｃと１ｇ
間を50本、電源配線１ｄと１ｆ間を20本とすると
いうようなことが可能となるので、各電源配線の
所要電流容量に応じた電源ヴイアホール配線の配
置が可能になる。また、セラミツク積層配線基板
１の表面には、ポリイミド系樹脂絶縁材を層間絶
縁とする薄膜多層配線層２が形成されている。こ
の薄膜多層配線層２には、金もしくは銅からなる
薄膜配線層４１，４２，４３，４４およびそれら
の層間絶縁層としてポリイミド系樹脂絶縁層５
１，５２，５３と、金とポリイミドの混合物から
成るヴイアフイル６１，６２，６３とが形成され
ている。このポリイミド系樹脂絶縁層５１，５
２，５３は、無機ペーストの印刷焼成による絶縁
膜に比べ、絶縁性にすぐれているため、薄い膜厚
で形成することができ、例えば、無機絶縁膜で約
60μｍを要するところを、約15μｍで充分である
ので、この絶縁層を貫通する電源配線抵抗を低く
することができる。
第１の電源配線層群１１中の任意の電源配線に接
続することが可能であるとともに、基板の他方の
面の側に配置された任意の位置のヴイアホールを
第２の電源配線層群１２中の任意の電源配線に接
続することが可能となる。さらに上記のような構
成により、同種の電源配線間を相互に接続するヴ
イアホール配線も任意の位置および割合にするこ
と、例えば電源配線１ａと１ｅ間を100本、電源
配線１ｂと１ｆ間を５０本、電源配線１ｃと１ｇ
間を50本、電源配線１ｄと１ｆ間を20本とすると
いうようなことが可能となるので、各電源配線の
所要電流容量に応じた電源ヴイアホール配線の配
置が可能になる。また、セラミツク積層配線基板
１の表面には、ポリイミド系樹脂絶縁材を層間絶
縁とする薄膜多層配線層２が形成されている。こ
の薄膜多層配線層２には、金もしくは銅からなる
薄膜配線層４１，４２，４３，４４およびそれら
の層間絶縁層としてポリイミド系樹脂絶縁層５
１，５２，５３と、金とポリイミドの混合物から
成るヴイアフイル６１，６２，６３とが形成され
ている。このポリイミド系樹脂絶縁層５１，５
２，５３は、無機ペーストの印刷焼成による絶縁
膜に比べ、絶縁性にすぐれているため、薄い膜厚
で形成することができ、例えば、無機絶縁膜で約
60μｍを要するところを、約15μｍで充分である
ので、この絶縁層を貫通する電源配線抵抗を低く
することができる。
以上説明したように本発明によれば、セラミツ
ク積層配線基板部の電源配線抵抗を各電源配線の
所要電流量に応じて低くすることが可能となると
ともに、薄膜多層配線部の電源配線抵抗も同時に
低減できるという極めて優れた効果が得られる。
ク積層配線基板部の電源配線抵抗を各電源配線の
所要電流量に応じて低くすることが可能となると
ともに、薄膜多層配線部の電源配線抵抗も同時に
低減できるという極めて優れた効果が得られる。
図は本発明による混成多層配線基板の一実施例
を示す縦断面図である。 １……セラミツク積層配線基板、１ａ，１ｂ，
１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ……内層電
源配線、２……薄膜多層配線、１１……第１の電
源配線層群、１２……第２の電源配線層群、２１
……信号配線スルーホール、２２，２３，２４，
２５，２６，２７，２８，２９，３０，３１，３
２，３３……電源ヴイアホール配線、４１，４
２，４３，４４……薄膜配線、５１，５２，５３
……ポリイミド樹脂系絶縁層、６１，６２，６３
……ヴイアフイル。
を示す縦断面図である。 １……セラミツク積層配線基板、１ａ，１ｂ，
１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ……内層電
源配線、２……薄膜多層配線、１１……第１の電
源配線層群、１２……第２の電源配線層群、２１
……信号配線スルーホール、２２，２３，２４，
２５，２６，２７，２８，２９，３０，３１，３
２，３３……電源ヴイアホール配線、４１，４
２，４３，４４……薄膜配線、５１，５２，５３
……ポリイミド樹脂系絶縁層、６１，６２，６３
……ヴイアフイル。
Claims (1)
- 【特許請求の範囲】 １ セラミツク積層配線基板の一方の面に入出力
用ピンが配置され、他方の面にポリイミド系樹脂
を層間絶縁材とする多層薄膜配線層が形成され、
前記セラミツク積層配線基板の内層に複数種の電
源を供給する配線を有する混成多層配線基板にお
いて、前記セラミツク積層配線基板の入出力用ピ
ンが配置されている面の側に、各電源に少なくと
も１層の電源配線層が対応する第１の電源配線層
群を有し、前記セラミツク積層配線基板の他方の
面の側、各電源に少なくとも１層の電源配線層が
対応する第２の電源配線層群を有し、前記第１の
電源配線層群の各電源配線が前記セラミツク積層
配線基板の入出力ピンに接続するヴイアホールに
接続し、前記第２の電源配線層群の各電源配線が
前記セラミツク積層配線基板の他方の面の所望の
位置に露出する個々のヴイアホールに接続し、前
記ヴイアホールを介して前記多層薄膜配線層に形
成された薄膜配線に接続することを特徴とした混
成多層配線基板。 ２ 前記第１の電源配線層群に属する電源配線お
よび第２の電源配線層群に属する電源配線のう
ち、同種の電源配線同士を接続するヴイアホール
の数および位置をその電源の所要直流抵抗値に応
じて配置することを特徴とした特許請求の範囲第
１項記載の混成多層配線基板。 ３ 前記多層薄膜配線層にヴイアフイルとして金
とポリイミド系樹脂との混合物を用いることを特
徴とした特許請求の範囲第１項または第２項記載
の混成多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27336785A JPS62133744A (ja) | 1985-12-06 | 1985-12-06 | 混成多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27336785A JPS62133744A (ja) | 1985-12-06 | 1985-12-06 | 混成多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133744A JPS62133744A (ja) | 1987-06-16 |
| JPH057879B2 true JPH057879B2 (ja) | 1993-01-29 |
Family
ID=17526911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27336785A Granted JPS62133744A (ja) | 1985-12-06 | 1985-12-06 | 混成多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133744A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089880A (en) * | 1989-06-07 | 1992-02-18 | Amdahl Corporation | Pressurized interconnection system for semiconductor chips |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756217A (en) * | 1980-09-18 | 1982-04-03 | Toyota Motor Corp | Manufacture of car interior part with soft skin material |
| JPS57188897A (en) * | 1981-05-15 | 1982-11-19 | Nippon Electric Co | Multilayer circuit board |
-
1985
- 1985-12-06 JP JP27336785A patent/JPS62133744A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756217A (en) * | 1980-09-18 | 1982-04-03 | Toyota Motor Corp | Manufacture of car interior part with soft skin material |
| JPS57188897A (en) * | 1981-05-15 | 1982-11-19 | Nippon Electric Co | Multilayer circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133744A (ja) | 1987-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |