JPH0577488A - プリンタの印字データ生成方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数の斜配列低密度ヘッドを有するプリンタ
の印字データ生成を高速に処理する。 【構成】 印字データ生成部６にはデータバス１および
印字方向信号２が入力され、ドット配列に合わせた印字
データ７−１〜７−６４とデータ処理中であることを示
すＢＵＳＹ信号３が出力される。印字データ７−１〜７
−６４はヘッドＨ１〜Ｈ６４に各々対応している。ヘッ
ドドライバ８は印字データラッチ信号４により印字デー
タ７−１〜７−６４をラッチし、印字データ出力信号５
を受けてヘッド駆動データ９−１〜９−６４によりヘッ
ドＨ１〜Ｈ６４を駆動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はドットマトリクスプリン
タの印字データ生成方法に関する。

【０００２】

【従来の技術】ドットマトリクス方式のプリンタにおい
てはドットの高密度化が進んでおり、印字ヘッド部の小
型化、高精度化が要求されている。その一方でインパク
トドットヘッドではワイヤ駆動コイルの大きさ、インク
ジェットヘッドでは圧電素子の大きさ等による制限によ
り高密度化は困難なものとなっている。これに対応する
ために、従来は低密度のヘッド列による多重パス印字
や、複数のヘッド列による印字がなされてきた。しかし
ながら多重パス印字においてはスループットの低下や印
字ずれ、複数のヘッド列においては各列の位置精度の調
整等の問題があった。これに対して斜配列ヘッドの場
合、比較的低密度なヘッドにより高密度印字が可能とな
るとともに多重パス印字やヘッド列の位置精度の調整は
避けられるため、低コストのヘッドで高品質印字を実現
する有効な手段となっている。

【０００３】斜配列ヘッドにおいては、斜めに配置され
た各ヘッドに対応した印字データを生成するために、ソ
フトウェア、ハードウェアによる何らかのデータ変換処
理が不可欠となる。ソフトウェアによる対応ではあらか
じめヘッド間隔に対応した分だけ印字データを斜めにず
らして展開したり、縦１列のイメージで展開されたデー
タをヘッド間隔に対応して離散的にアクセスしている。
ハードウェアによる対応ではシフトレジスタ等によるデ
ータの遅延等で対応している。

【０００４】

【発明が解決しようとする課題】ヘッド間隔に対応した
分だけ印字データを斜めにずらして展開した場合は、ヘ
ッド間隔が広がるほど展開に必要とする記憶領域は増大
し、メモリ効率が低下する。また、縦１列のイメージで
展開されたデータをヘッド間隔に対応して離散的にアク
セスする場合は、１回のメモリアクセスに対してソフト
ウェアによるアドレス演算の後、１ドット分しかデータ
を得ることができないため、ドット数が増えるほどに処
理時間が増大し、高速印字には対応できない。シフトレ
ジスタ等によるデータの遅延による対応では、ドット数
の増加や、ヘッド間隔の増加によりその遅延のためのゲ
ート数は飛躍的に増加し、高価なものとなる。

【０００５】さらなる分解能の向上を図って斜配列ヘッ
ドを複数とした場合、データ遅延のためのハードウェア
は各列独立となり、されに高価なものとなってしまう。
また、複数の印字分解能を実現するためには、各分解能
に応じた遅延量の切り替え等回路が複雑化する等の問題
があった。

【０００６】このように、斜配列に対応した印字データ
を生成するためには、メモリ効率の低下によるコストア
ップ、ソフトウェアの煩雑化による処理時間の増大、複
数の分解能に対応するためのコストアップ等が問題とな
る。

【０００７】本発明は上述の欠点を除去し、複数の斜配
列低密度ヘッドを有するドットマトリクスプリンタの効
率的な印字データ生成方法を提供するものである。

【０００８】

【課題を解決するための手段】本発明は、印字方向に対
してＮ個のヘッドが横方向にＭドットの間隔をもって斜
めに配置されたヘッド列をＫ列有し、その列間隔がＬド
ットであるドットマトリクス方式プリンタの印字データ
生成方法において、少なくとも２×Ｎ×｛Ｍ×（Ｎ−
１）＋（Ｋ−１）×Ｌ＋１｝ビットの記憶領域を有する
記憶素子と、この記憶素子のアドレス管理を行うアドレ
スデータ生成部とを設け、印字指令に応じて、前記記憶
素子に逐次印字データを記憶せしめ、前記印字データを
複数のアドレス加算値を用いたアドレス演算によりアク
セスし、各ヘッド位置に対応した印字データを生成する
ことを特徴とする。

【０００９】

【作用】本発明によれば、ＣＰＵからみたヘッド列は縦
１列のイメージとなり、印字データを処理するソフトウ
ェアの負荷が軽減されるため、斜配列ヘッド列に係わる
処理時間はほとんど無視でき、スループットの向上が期
待できる。また複数列の低密度ヘッドにより高密度印字
を行うことができるため、従来の斜配列ヘッド以上のコ
ストダウンが可能となるとともに、複数の印字分解能に
ついても容易に対応できる。

【００１０】

【実施例】以下図示の実施例について説明する。

【００１１】図２は本実施例における斜配列ヘッドのド
ット配置を示している。

【００１２】ヘッドＨ１，Ｈ３，・・・，Ｈ６３の奇数
列の縦方向ピッチは２／３６０インチ、横方向ピッチは
８／３６０インチで配置されている。また、ヘッドＨ
２，Ｈ４，・・・，Ｈ６４の偶数列も縦方向ピッチは２
／３６０インチ、横方向ピッチは８／３６０インチで配
置されている。ヘッドＨ１とヘッドＨ２の縦方向ピッチ
は１／３６０インチ、横方向ピッチは２４／３６０イン
チとなっている。即ち、３６０ＤＰＩの分解能におい
て、各列は横方向に８ドット間隔をもってドットが配置
され、列間は２４ドットの間隔を有している。なお本実
施例では簡単のため２列構成とした。

【００１３】図３は本実施例を使用した印字制御部分の
構成図である。

【００１４】印字データ生成部６にはデータバス１およ
び印字方向信号２が入力され、ドット配列に合わせた印
字データ７−１〜７−６４とデータ処理中であることを
示すＢＵＳＹ信号３が出力される。印字データ７−１〜
７−６４ヘッドＨ１〜Ｈ６４に各々対応している。ヘッ
ドドライバ８は印字データラッチ信号４により印字デー
タ７−１〜７−６４をラッチし、印字データ出力信号５
を受けてヘッド駆動データ９−１〜９−６４によりヘッ
ドＨ１〜Ｈ６４を駆動する。

【００１５】図４は本実施例における印字データ生成部
６の内部構成を示すブロック図である。

【００１６】イメージデータ入力バッファ１１は６４ビ
ットパラレル入力シリアル出力の双方向シフトレジスタ
により構成される。印字方向信号２によりシフト方向を
決定し、シリアルイメージデータ出力パルス１４により
シリアルデータを出力する。また、データバス１よりイ
メージデータ１０（６４ビット）が入力されるとイメー
ジデータセット信号１３を出力する。

【００１７】制御パルス生成部１２はイメージデータセ
ット信号１３によりトリガされ、ＢＵＳＹ信号３を出力
後、シリアルイメージデータ出力パルス１４を出力す
る。また、リード・ライト信号１７を書き込みモードと
し、シリアルイメージデータ出力パルス１４と同期して
チップセレクト信号１６とアドレスセレクト信号１８を
出力し、ニブルＲＡＭ２１にシリアルイメージデータ１
５を順次ストアする。データストア終了後、リード・ラ
イト信号１７を読みだしモードとし、チップセレクト信
号１６とアドレス加算データセレクト信号１９を出力し
て、ニブルＲＡＭ２１からシリアル印字データ２４を読
み出すとともにシリアル印字データ入力パルス２５をチ
ップセレクト信号１６に同期して出力する。

【００１８】アドレスデータ生成部２３は、ヘッド間隔
に対応したデータのアドレス相対値を示すアドレス加算
データ２０−１，２０−２（各１６ビット）とアドレス
セレクト信号１８、アドレス加算データセレクト信号１
９に基づき、データを書き込むアドレス、よみだすアド
レスを逐次計算し、ＲＡＭアドレス信号２２をチップセ
レクト信号１６に同期して出力する。

【００１９】印字データバッファ２６は６４ビットシリ
アル入力パラレル出力の双方向シフトレジスタにより構
成される。印字方向信号２によりシフト方向を決定し、
シリアル印字データ入力パルス２５によりシリアル印字
データ２４を逐次読み込み、パラレル６４ビットの印字
データ７−１〜７−６４を出力する。

【００２０】図１はアドレスデータ生成部の内部構成を
示すブロック図である。

【００２１】ライトアドレスカウンタ２８は１６ビット
バイナリカウンタで、書き込みモードにおけるチップセ
レクト信号１６の立ち上がりエッジ、すなわちライトア
ドレスカウントパルス２７をカウントし、ライトアドレ
ス信号３０を出力する。

【００２２】アドレス加算データバッファ２９−１はア
ドレス加算データ２０−１を、アドレス加算データバッ
ファ２９−２はアドレス加算データ２０−２を各々スト
アし、加算データ３２−１，３２−２を出力する。

【００２３】加算データセレクタ３３は、アドレス加算
データセレクト信号１９をうけて、加算データ３２−
１，３２−２のどちらかを加算データ信号３４として出
力する。

【００２４】アドレス加算器４１はリードアドレスラッ
チ３８にラッチされているリードアドレス信号３５と加
算データ信号３４の加算を行い、加算アドレスデータ３
６を出力する。

【００２５】ラッチデータセレクタ３１は、ライトアド
レス信号３０と加算アドレスデータ３６のどちらかをア
ドレスセレクト信号１８により選択し、リードアドレス
ラッチ３８にラッチすべきデータとしてラッチ３７デー
タを出力する。一方、リードアドレスラッチ３８はリー
ドアドレスラッチパルス３９の立ち上がりエッジにより
ラッチデータ３７をラッチし、リードアドレス信号３５
を出力する。つまり、アドレスセレクト信号１８がロウ
レベルの時はチップセレクト信号１６の立ち上がりエッ
ジによりライトアドレス信号３０をラッチし、アドレス
セレクト信号１８がハイレベルの時は読み出しモードで
のチップセレクト信号１６の立ち上がりエッジにより加
算アドレスデータ３６をラッチする。

【００２６】アドレス信号セレクタト４０はリード・ラ
イト信号１７を受けて、リード・ライト信号１７が書き
込みモードを示すロウレベルの時はライトアドレス信号
３０を、読み出しモードを示すハイレベルの時はリード
アドレス信号３５をＲＡＭアドレス信号２２として出力
する。

【００２７】図５は、右方向印字において印字されるべ
きデータがニブルＲＡＭ２１の内部にストアされている
状態を示している。

【００２８】イメージデータ１０は６４ビットデータ
で、右方向印字においてはヘッドの配列はヘッドＨ１の
位置に縦方向に一直線に並んでいるイメージで展開され
ている。

【００２９】イメージデータ１０はシリアルイメージデ
ータ１５として、右方向印字においてはＭＳＢからシリ
アル転送され、ニブルＲＡＭ２１の０番地から順次スト
アされる。本実施例においてはヘッド列の横方向ピッチ
が８／３６０インチ、列間隔が２４／３６０インチであ
るため、ヘッドＨ１が＄４４００番地のデータを印字す
る時（２７３ドット目）、ヘッドＨ６４はようやく最初
の１ドット目の印字データである＄００３Ｆ番地のデー
タを印字する。このときのヘッドＨ２の印字データは＄
３Ｅ０１番地のデータであるため、ヘッドＨ１のデータ
アドレスから見たヘッドＨ２のデータアドレスの相対値
は、＄ＦＡ０１（−１５３５の１６ビット表現）とな
る。また、ヘッドＨ３の印字データは＄４２０２番地の
データであるため、ヘッドＨ２のデータアドレスから見
たヘッドＨ３のデータアドレスの相対値は、＄０４０１
（＋１０２５）となる。

【００３０】本実施例においては、奇数ヘッド列，偶数
ヘッド列ともに直線的に並んでいるため、ヘッドＨ１か
ら見たヘッドＨ２のデータアドレス相対値（＄ＦＡ０
１），ヘッドＨ２から見たヘッドＨ３のデータアドレス
相対値（＄０４０１）は各々以下のように一般化でき
る。

【００３１】＄ＦＡ０１ ＝ ヘッドＨ２ｎ−１とヘッド
Ｈ２ｎ間のデータアドレス相対値（ｎ＝１，２，
３，．．．，３２） ＄０４０１ ＝ ヘッドＨ２ｎとヘッドＨ２ｎ＋１間のデ
ータアドレス相対値（ｎ＝１，２，３，．．．，３１） このふたつの相対値をアドレス加算データ２０−１，２
０−２とし、ヘッド１の印字データアドレスを基準とし
て、これに交互に加算してデータを順次読みだしていく
ことにより各ヘッドの印字データアドレスを得ることが
できる。

【００３２】左方向印字の場合はヘッドＨ６４から印字
を開始するため、イメージデータ１０をＬＳＢから逆順
にシリアル転送し、ヘッドＨ６４の印字データアドレス
を基準にすることにより同様の方法で各ヘッドの印字デ
ータアドレスを得ることができる。

【００３３】次に図６のタイミングチャートに基づき、
本実施例の動作を説明する。

【００３４】右方向印字において、ヘッドＨ１が２７３
番目のドットを印字する時、ライトアドレスカウンタ２
８はイメージデータ１０のＭＳＢ（ビット６３）をスト
アすべきアドレス＄４４００をポイントしている。

【００３５】２７３番目のドット位置におけるイメージ
データ１０がイメージデータ入力バッファ１１にセット
されると、イメージデータセット信号１３が１パルスだ
けロウレベルとなる。これによりトリガされた制御パル
ス生成部１２は、データ処理中であることを示すＢＵＳ
Ｙ信号３をロウレベルとし、リード・ライト信号１７を
書き込みモードを示すロウレベルとする。これによりア
ドレス信号セレクタ４０はＲＡＭアドレス信号２２とし
てライトアドレス信号３０を出力する。このときライト
アドレスカウンタ２８はライトアドレス信号３０として
＄４４００を出力している。一方、印字方向信号２は右
方向を示すロウレベルとなっているため、シリアルイメ
ージデータ１５にはイメージデータ１０のビット６３が
出力され、チップセレクト信号１６の立ち上がりエッジ
によりニブルＲＡＭ２１の＄４４００番地に書き込まれ
る。シリアルイメージデータ出力パルス１４とライトア
ドレスカウントパルス２７は各々チップセレクト信号１
６に同期しているため、イメージデータ入力バッファ１
１ではデータ書き込みと同時にデータシフトが実行さ
れ、シリアルイメージデータ１５としてビット６２が出
力される。また、ライトアドレスカウンタ２８はカウン
トアップして次の書き込みアドレス＄４４０１を出力す
る。このようにイメージデータ１０はＭＳＢから順次ニ
ブルＲＡＭ２１に転送される。

【００３６】制御パルス生成部１２はチップセレクト信
号１６とシリアルイメージデータ出力パルス１４を各々
６４パルス出力した後、リード・ライト信号１７をハイ
レベルとして書き込みモードを終了する。

【００３７】その結果イメージデータ１０はＭＳＢから
順番にニブルＲＡＭ２１の＄４４００番地から＄４４３
Ｆ番地に書き込まれ、ライトアドレスカウンタ２８は＄
４４４０番地をポイントする。

【００３８】アドレスセレクト信号１８は、書き込みモ
ードにおけるチップセレクト信号１６の最初の１パルス
の期間だけロウレベルとなる。よってラッチデータセレ
クタ３１はラッチデータ３７としてライトアドレス信号
３０を出力する。この時点ではライトアドレス信号３０
はＭＳＢの書き込み番地である＄４４００番地を出力し
ている。チップセレクト信号１６の最初の１パルスとア
ドレスセレクト信号１８はＩＣ４，ＩＣ５によりリード
アドレスラッチパルス３９をロウレベルとするため、そ
の立ち上がりエッジでＭＳＢの書き込み番地＄４４００
をリードアドレスラッチ３８にラッチする。その結果、
リードアドレス信号３５には＄４４００が出力される。

【００３９】一方、アドレス加算データバッファ２９−
１にはアドレス加算データ２０−１として、ヘッドＨ１
とヘッドＨ２間のデータアドレス相対値＄ＦＡ０１が、
また、アドレス加算データバッファ２９−２にはアドレ
ス加算データ２０−２として、ヘッドＨ２とヘッドＨ３
間のデータアドレス相対値＄０４０１が各々セットされ
ている。このとき、アドレス加算データセレクトパルス
１９は加算データ３２−１を選択するハイレベルとなっ
ているため、加算データセレクタ３３は加算データ信号
３４として、アドレス加算データ２０−１（＄ＦＡ０
１）を出力する。アドレス加算器４１はリードアドレス
信号３５が＄４４００番地をポイントすると同時に加算
を開始し、加算アドレスデータ３６は＄３Ｅ０１番地
（＄４４００＋＄ＦＡ０１）をポイントする。アドレス
セレクト信号１８がハイレベルに戻るとともに、ラッチ
データ３６は加算アドレスデータ３６を出力する。この
時、ラッチデータ３７はヘッドＨ１が２７３番目のドッ
トを印字する時のヘッドＨ２が印字すべきデータのアド
レスをポイントしている。

【００４０】書き込みモードが終了した後、リード・ラ
イト信号１７は読み出しモードを示すハイレベルとな
る。制御パルス生成部１２はチップセレクト信号１６
と、チップセレクト信号１６に同期したシリアル印字デ
ータ入力パルス２５、アドレス加算データセレクトパル
ス１９の出力を開始する。リード・ライト信号１７がハ
イレベルになると、アドレス信号セレクタ４０はＲＡＭ
アドレス信号２２としてリードアドレス信号３５を出力
する。この時リードアドレス信号３５は、２７３番目の
印字位置におけるヘッドＨ１の印字データが書き込まれ
たアドレスを保持しているため、チップセレクト信号１
６の最初の１パルスによりヘッドＨ１の印字すべきデー
タがニブルＲＡＭ２１より読み出される。読み出された
データは、シリアル印字データ入力パルス２５の立ち上
がりにより印字データ入力バッファ２５にラッチされ、
印字データ７−６４に出力される。同時にリードアドレ
スラッチパルス３９の立ち上がりエッジにより、ラッチ
データ３７はリードアドレスラッチ３８にラッチされ
る。この時のラッチデータ３７は＄３Ｅ０１番地（＄４
４００＋＄ＦＡ０１）をポイントしており、その結果リ
ードアドレス信号３５はヘッドＨ２の印字データアドレ
スを出力する。

【００４１】アドレス加算データセレクトパルス１９
は、チップセレクト信号１６の立ち上がりエッジにより
ハイレベルからロウレベルに反転する。これにより加算
データセレクタ３３は、加算データ信号３４としてアド
レス加算データバッファ２９−２にストアされたアドレ
ス加算データ２０−２（＄０４０１）を出力する。さら
にアドレス加算器４１はリードアドレス信号３５と加算
データ信号３４を加算し、加算アドレスデータ３６を出
力する。その結果、加算アドレスデータ３６は＄４２０
２番地（＄３Ｅ０１＋＄０４０１）、即ちヘッドＨ３の
印字データアドレスをポイントする。アドレスセレクト
信号１８はハイレベルに保持されているため、ラッチデ
ータ３７は加算アドレスデータ３６の値をとり、次のリ
ードアドレスラッチパルス３９に備える。

【００４２】このようにチップセレクト信号１６のパル
ス毎にアドレス加算データセレクト信号１９はレベル反
転し、加算データ信号３４にはアドレス加算データ２０
−１（＄ＦＡ０１）とアドレス加算データ２０−２（＄
０４０１）が交互に出力される。その結果ラッチデータ
３７は、アドレス加算器３３の逐次加算により次に読み
出されるべきデータのアドレスを順次出力する。

【００４３】チップセレクト信号１６の次のパルスによ
り、ヘッドＨ２の印字すべきデータはニブルＲＡＭ２１
により読みだされ、印字データ入力バッファ２６にラッ
チされる。この時、シリアル印字データ入力パルス２５
の立ち上がりにより、ラッチと同時にシフトが実行さ
れ、ヘッド１の印字データは７−６３に出力され、ヘッ
ド２の印字データは７−６４に出力される。

【００４４】制御パルス生成部１２はチップセレクト信
号１６とシリアル印字イメージデータ入力パルス２４を
各々６４パルス出力した後、ＢＵＳＹ信号３をハイレベ
ルとして印字データ生成処理を終了する。その結果ヘッ
ドＨ１〜Ｈ６４の印字すべきデータは、印字データ７−
１〜７−６４に出力される。

【００４５】ＢＵＳＹ信号３の立ち上がりエッジを確認
後、印字データラッチ信号４を出力してヘッドドライバ
８に印字データ７−１〜７−６４をラッチし、印字デー
タ信号５によりヘッド駆動信号９−１〜９−６４を出力
することにより斜配列ヘッドに応じたデータを所定の位
置に印字することができる。

【００４６】左方向印字においては、印字方向信号２を
ハイレベルとすることにより、イメージデータ入力バッ
ファ１１と印字データバッファ２６のシリアルデータの
シフト方向を逆に設定する。右方向印字では、シリアル
イメージデータ１５はイメージデータ１のＭＳＢから順
にニブルＲＡＭ２１に書き込まれていたのに対し、左方
向印字ではＬＳＢから逆に書き込まれる。アドレスデー
タ生成部２３の動作は印字方向により変化しないため、
シリアル印字データ２４は、右方向印字ではヘッドＨ１
の印字データから読み出されていたのに対し、左方向印
字ではヘッドＨ６４の印字データから読み出される。即
ち、印字方向における先頭ヘッドの印字データアドレス
が読み出し開始アドレスとなる。印字データバッファ２
６においては、シリアル印字データ２４のシフト方向
は、右方向印字では印字データ７−６４〜７−１であっ
たのに対し左方向印字では印字データ７−１〜７−６４
となる。その結果、印字方向にかかわらずヘッドＨ１〜
Ｈ６４の印字データは、各々印字データ７−１〜７−６
４の順にセットされる。

【００４７】横方向の印字分解能を変更する場合は、各
ヘッド間隔をその印字分解能におけるドット数に換算
し、それに対応したアドレス加算データ２０−１，２０
−２をセットするだけで各ヘッドに対応した印字データ
が得られる。例えば、本実施例ではヘッドＨ１とヘッド
Ｈ２の間隔は２４／３６０インチであるため、３６０Ｄ
ＰＩの分解能においての間隔は２４ドットとなり、アド
レス加算データ２０−１は、 −（６４ビット×２４ドット−１ビット）＝＄ＦＡ０１ となる。

【００４８】また、ヘッドＨ２とヘッドＨ３の間隔は１
６／３６０インチであるため、３６０ＤＰＩの分解能に
おいての間隔は１６ドットとなり、アドレス加算データ
２０−２は、 ＋（６４ビット×１６ドット＋１ビット）＝＄０４０１ となる。

【００４９】印字分解能を１８０ＤＰＩとすれば、ヘッ
ドＨ１とヘッドＨ２の間隔、ヘッドＨ２とヘッドＨ３の
間隔は各々１２ドット、８ドットとなる。よってアドレ
ス加算データ２０−１を −（６４ビット×１２ドット−１ビット）＝＄ＦＤ０１ とし、アドレス加算データ２０−２を ＋（６４ビット×８ドット＋１ビット）＝＄０２０１ としてそれぞれアドレス加算データバッファ２９−１，
２９−２にストアすれば３６０ＤＰＩの時の動作と全く
同様にして１８０ＤＰＩの分解能に応じた印字データを
得ることができる。

【００５０】以上本実施例では斜配列ヘッドの２列構成
について説明したが、各ヘッド列間隔が一定であれば、
ヘッド列数によらずアドレス加算データ２０は２個で間
に合い、アドレス加算データセレクト信号１９のレベル
を反転させるタイミングを変化させることでヘッド配列
に応じた印字データを生成できることは容易に推察でき
る。

【００５１】

【発明の効果】各ヘッド間隔に応じた複数のアドレス加
算データをセットし、印字位置に対応したイメージデー
タを入力しさえすれば自動的にヘッド配列に対応した印
字データを得ることができるため、ソフトウェアの煩雑
化によるスループットの低下を回避することができ、ア
ドレス加算データを書き換えればいくつかの印字分解能
にも全く同様の操作でヘッド配列に対応した印字データ
を得ることができる。また、イメージデータ展開におい
てはヘッドは縦１列のイメージで処理されるため、斜配
列ヘッドにかかわるソフトウェア処理時間はほとんど無
視できる。さらに印字データをプリラッチしておけばハ
ードウェアの処理時間の影響もなくなり、スループット
の向上が期待できる。

【００５２】複数列の斜配列ヘッドにより高密度印字が
可能となるため、斜配列ヘッド自身は比較的低密度のも
のでよく、低コスト化、製造の容易さが実現できる。

【図面の簡単な説明】

【図１】本発明のアドレスデータ生成部の内部構成を示
すブロック図。

【図２】斜配列ヘッドの一例を示す構成図。

【図３】本発明の一実施例を示す印字制御部のブロック
図。

【図４】本発明の印字制御部の内部構成を示すブロック
図。

【図５】ＲＡＭに書き込まれたイメージデータの構造
図。

【図６】図１、図３、図４の動作を説明するタイミング
チャート。

【符号の説明】

１ データバス ６ 印字データ生成部 ２３ アドレスデータ生成部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年７月９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/23 Ｚ 9186−5Ｃ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 印字方向に対してＮ個のヘッドが横方向
   にＭドットの間隔をもって斜めに配置されたヘッド列を
   Ｋ列有し、その列間隔がＬドットであるドットマトリク
   ス方式プリンタの印字データ生成方法において、少なく
   とも２×Ｎ×｛Ｍ×（Ｎ−１）＋（Ｋ−１）×Ｌ＋１｝
   ビットの記憶領域を有する記憶素子と、この記憶素子の
   アドレス管理を行うアドレスデータ生成部とを設け、印
   字指令に応じて、前記記憶素子に逐次印字データを記憶
   せしめ、前記印字データを複数のアドレス加算値を用い
   たアドレス演算によりアクセスし、各ヘッド位置に対応
   した印字データを生成することを特徴とするプリンタの
   印字データ生成方法。