JP2765118B2 - ドットマトリックスプリンタの印字データ生成回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はｍ行ｎ列のマトリックスビットパターンをｎ
行ｍ列のマトリックスビットパターンに変換すると共
に、そのビットパターンにおける空白を検出する機能を
備えたドットマトリックスプリンタの印字データ生成回
路に関する。

（従来の技術） 従来より、プリンタにおいては印刷パターンに対応す
るビットパターンを印刷順に記憶する印字用イメージバ
ッファを備えており、印刷しようとする文字パターンに
対応したビットパターンを例えばCG（キャラクタジェネ
レータ）から読出してその印字用イメージバッファに記
憶させることにより、所定の文字パターンを印刷するよ
うにしている。しかして、このような印字用イメージバ
ッファを備えたプリンタでは、レーザビームプリンタの
ように文字パターンに対応したｍ行ｎ列のマトリックス
ビットパターンを列方向（横方向）のビットパターンに
基づいて順次印刷するラインプリンタとマトリックスビ
ットパターンの行方向（縦方向）のビットパターンに基
づいて順次印刷するドットパイロットプリンタとが供さ
れており、同一の印刷パターンであっても、夫々のプリ
ンタの印字用イメージバッファに順次記憶されているビ
ットパターンは異なっている。つまり、１つのｍ行ｎ列
のマトリックスビットに着目した場合、シリアルプリン
タの印字用イメージバッファには、１列目からｎ列目ま
でのｍビットの列ビットパターン（縦方向ビットパター
ン）がアドレスの小さい順に記憶されているのに対し
て、ラインプリンタの印字用イメージバッファには、１
行目からｍ行目までのｎビットの行ビットパターン（横
方向ビットパターン）がアドレスの小さい順に記憶され
ている。

ところで、近年、ラインプリンタ用の印字パターンデ
ータをシリアルプリンタにて印字したいという要望があ
る。しかしながら、上述したようにシリアルプリンタと
ラインプリンタとでは印字用イメージバッファに記憶さ
れるビットパターンが互いに異なるため、ラインプリン
タの印字用イメージバッファに記憶されたマトリックス
ビットパターンをシリアルプリンタに適合するように変
換してから印刷する必要がある。このため、行列変換用
プログラムに基づいてｍ行ｎ列のマトリックスビットを
ｎ行ｍ列のマトリックスビットに変換することにより、
ｎビットのｍ個の列ビットパターンからｍビットのｎ個
の行ビットパターンを作成するようにしている。

一方、シリアルプリンタでは、印字ヘッドを１行目か
ら最終行まで移動させてから次の行の１行目に移動させ
るのが通常であるが、行方向の印刷パターンにおいて空
白部が行端部に存在していた場合、その空白部分に印字
ヘッドを移動させることは印字速度向上の妨げとなる。
このため、空白検出プログラムに基づいて行端部に位置
する空白部を検出し、その空白部をスキップさせて印字
ヘッドを移動させることにより印字速度の向上を図るこ
とが行われている。

（発明が解決しようとする課題） しかしながら、上述した従来の場合、印刷実行用のCP
Uによりマトリックスビットパターンの行列変換及び空
白検出を行う構成であるため、CPUの負担が大きく印刷
処理の速度が低下してしまうという問題がある。また、
CPUの負担軽減のために行列変換機能若しくは空白検出
機能を夫々ロジック回路で実現することが考えられる
が、それでは回路構成が複雑化してコストが増大してし
まう。

本発明は上記事情に鑑みてなされたもので、その目的
は、行列変換機能及び空白検出機能を簡単な回路構成で
実現することができるドットマトリックスプリンタの印
字データ生成回路を提供するにある。

［発明の構成］ （課題を解決するための手段） 本発明は、ｍ行ｎ列のマトリックスビットパターンを
ｎ行ｍ列のマトリックスビットパターンに変換すると共
に、そのビットパターンにおける空白を検出するドット
マトリックスプリンタの印字データ生成回路であって、
ｍ行ｎ列のマトリックスビットパターンが記憶された記
憶手段からそのビットパターンを行毎に読み出す手段を
設け、読み出されたｎビットの行ビットパターンを各行
毎に記憶するｍ個の行ビットパターン記憶手段を設け、
これら各行ビットパターン記憶手段に夫々記憶された行
ビットパターン毎にビットを選択出力するｍ個のビット
単位出力手段を設け、前記行ビットパターン記憶手段に
記憶された行ビットパターンの各ビットに基づき空白を
検出する空白検出手段を設けたものである。

（作用） 記憶手段に記憶されたｍ行ｎ列のマトリックスビット
パターンが行毎に読み出されると、そのｎビットの行ビ
ットパターンは各行毎に行ビットパターン記憶手段に記
憶される。すると、ビット単位出力手段は、行ビットパ
ターン記憶手段に夫々記憶された行ビットパターン毎に
ビットを選択出力する。従って、各ビット単位出力手段
から出力されたビット群に基づいてマトリックスビット
パターンを行列変換することができる。

一方、空白検出手段は、行列変換機能の主要部を成す
行ビットパターン記憶手段に記憶された行列ビットパタ
ーンの各ビットに基づいて空白を検出する。従って、空
白検出手段の検出結果に基づいてマトリックスビットパ
ターンの所定ビットが空白か否かを判断することができ
る。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。
尚、本実施例では８行８列の行列変換を行うものとす
る。

まず、第１図において、行ビットパターン記憶手段た
る第１乃至第８のラッチ回路１〜８の各データ入力端子
D0〜D7は図示しないCPUのデータバスDX0〜DX7と接続さ
れている。また、各ラッチ回路１〜８の各クロック端子
CkはCPUの制御によりその信号パターンが決定されるス
トローブ信号線と接続されており、そのストローブ信号
線からのストローブ信号CEが有効化するタイミングでも
って入力端子D0〜D7のビットデータをラッチして各出力
端子Q0〜Q7に出力する。そして、第１乃至第８のラッチ
回路１〜８の各出力端子Q0〜Q7はビット単位出力手段た
る第１乃至第８のマルチプレクサ９〜16の各入力端子D0
〜D7と夫々接触されている。これらマルチプレクサ９〜
16のビットセレクト端子S0〜S2はCPUの制御によりその
信号パターンが決定される信号線と接続されており、そ
の信号線からのセレクト信号SELの信号パターンに基づ
いて８個の入力ビットD0〜D7の何れかのビット信号が第
１乃至第８のマルチプレクサ９〜16のそれぞれからCPU
のデータバスへビット信号DY0〜DY7として出力される。

一方、第１乃至第８のラッチ回路１〜８の各出力端子
Q0〜Q7は８入力形の第１乃至第８のオア回路17〜24と夫
々接続されている。そして、各オア回路17〜24の出力端
子は８入力形の第９のオア回路25と接続されており、そ
の第９のオア回路25から出力端子がCPUと接続されてい
る。この場合、第１乃至第９のオア回路17〜25から空白
検出手段26が構成されている。

そして、CPUは、後述するように第１乃至第８のマル
チプレクサ９〜16からのビット信号DY0〜DY7に基づいて
ドットマトリックスビットパターンの行列変換を行うと
共に、第９のオア回路25からのフラグ信号Fxに基づいて
空白を検出する。

ここで、第３図に示す記憶手段たる印字用イメージバ
ッファ27には、外部のホストコンピュータから与えられ
た印字データに対応したマトリックスビットパターンが
アドレスの小さい順に順次記憶されている。つまり、CG
に記憶されているマトリックスビットパターンが例えば
８行８列で示される場合は、印字用イメージバッファ27
にはそのマトリックスビットパターンが列方向（横方
向）に区切って示される８ビット毎の行ビットパターン
として順次記憶されている。この場合、印字パターンが
第２図に示すように「Ｈ」，「Ｉ」……であるときは、
印字用イメージバッファ27には「Ｈ」，「Ｉ」，……に
対応したビットパターンを列方向に順次区切った行ビッ
トパターンが第３図に示すように記憶されている。

次に上記構成の作用を第２図及び第３図を参照して説
明する。

まず、CPUは印字用イメージバッファ27の「0000」番
地から８ビットの行ビットパターン「00000000」を読み
込んでそれをデータバスに出力すると共に、ストローブ
信号CE0のみを有効化させる。すると、第１のラッチ回
路１のみが選択され、これに応じて第１のラッチ回路１
はCPUからのビットパターンを入力してそれを出力端子Q
0〜Q7から出力する。同様にして、CPUは、0100番地に記
憶された行ビットパターン「01000100」,0200番地に記
憶された行ビットパターン「01000100」,0300番地に記
憶された行ビットパターン「01000100」,0400番地に記
憶された行ビットパターン「01111100」,0500番地に記
憶された行ビットパターン「01000100」,0600番地に記
憶された行ビットパターン「01000100」,0700番地に記
憶された行ビットパターン「01000100」を順次第２乃至
第８のラッチ回路２〜８に記憶させる。続いて、CPUは
セレクト信号SELの信号パターンを制御することによ
り、第１乃至第８のマルチプレクサ９〜16から入力端子
D0に入力しているビット信号DY0〜DY7を出力させる。こ
のとき、各マルチプレクサ９〜16から出力されるビット
信号DY0〜DY7は各列ビットパターンの第１ビットに夫々
対応しており、そのビット列は「00000000」でマトリッ
クスビットパターンの第１列のビットパターン（縦方向
ビットパターン）に対応する。次に、CPUは、列ビット
パターン「00000000」を読込んでそれを印字用イメージ
バッファ27の例えば1000番地に書込む。同様にして、CP
Uは、セレクト信号線SELの信号パターンを順次制御する
ことにより、各ラッチ回路２〜８の同一ビットのビット
信号により構成される第２列目以降の列ビットパターン
「01111111」，「00001000」，「00001000」，「000010
00」，「01111111」，「00000000」，「00000000」を各
マルチプレクサ９〜16から読込むと共にそれらの列ビッ
トパターンを1001番地以降から順次書込む。この結果、
印字用イメージバッファの1000番地からは第５図に示す
列ビットパターンが記憶される。つまり、印字用イメー
ジバッファ27には第４図に示すマトリックスビットパタ
ーンを縦方向に区切った列ビットパターンが記憶され、
この結果、１つのマトリックスビットパターンの行列変
換が終了される。

一方、第１乃至第８のラッチ回路１〜８に記憶された
マトリックスビットパターンの少なくとも１ビットが
「Ｈ」というビットパターンである場合、例えば第２の
ラッチ回路２に記憶された列ビットパターンは「010001
00」であるから、第２のオア回路18からのフラグ信号F1
ひいては第９のオア回路25からのフラグ信号Fxの信号レ
ベルはハイレベルとなっている。これにより、CPUは、
第１乃至第８のラッチ回路１〜８に記憶されたマトリッ
クスビットパターンは空白でないと判断する。

さて、第１乃至第８のラッチ回路１〜８に記憶された
マトリックスビットパターンが空白つまりビットが全て
「０」であった場合、第１乃至第８のオア回路17〜24か
ら出力されるフラグ信号F0〜F7の信号レベルはロウレベ
ルであるから、第９のオア回路25から出力される信号レ
ベルはロウレベルである。これにより、CPUは、第１乃
至第８のラッチ回路１〜８に記憶されているマトリック
スビットパターンは空白であると判断してそのことを記
憶する。同様に次のマトリックスビットパターン以降の
マトリックスビットパターンが空白であるか否かを、そ
のマトリックスビットパターンを行列変換するために第
１乃至第８のラッチ回路１〜８に記憶したときに同時に
判断してそのことを順次記憶する。

そして、CPUは、上述の如く各ラッチ回路１〜８に記
憶された行ビットパターンに基づいて全てのマトリック
スビットパターンの行列変換及び空白検出を実行したと
ころで、その空白検出結果に基づいて印字用イメージバ
ッファを参照して印字を実行する。即ち、１ページ分の
印字イメージを記憶するページバッファが第６図に示す
パターン（空白でないマトリックスビットパターンを○
で示す）であった場合、CPUは印字ヘッドを空白部に極
力位置させないよう移動させることにより、最短時間で
印字を実行する。

要するに、上記構成のものによれば、マトリックスビ
ットパターンの行列変換機能及び空白検出機能の双方
を、マトリックスビットパターンを記憶するための第１
乃至第８のラッチ回路１〜８を主体として構成したの
で、両機能をプログラム若しくは独立したハード回路で
実行させる従来例と違って、簡単な回路構成で両機能を
実現することができる。

尚、上記実施例では、第９のオア回路25からのフラグ
信号Fxに基づいてマトリックスビットパターン毎に空白
検出を行うように構成したが、これに代えて、第１乃至
第８のオア回路17〜24からのフラグ信号F0〜F7を直接CP
Uに出力することにより、マトリックスビットパターン
の各行ビットパターン毎に空白検出を行うように構成し
てもよい。また、マトリックスビットパターンの行ビッ
トパターン毎に空白検出を行いたい場合は、各ラッチ回
路１〜８の各出力Q0列〜Q7列の論理和をフラグ信号とし
て出力するように構成してもよい。

［発明の効果］ 以上の説明から明らかなように、本発明のドットマト
リックスプリンタの印字データ生成回路によれば、列ビ
ットパターン記憶手段に記憶された列ビットパターンに
基づいてマトリックスビットパターンの行列変換を実行
するビット単位出力手段及び空白検出手段が動作するよ
うに構成したので、行列変換機能及び空白検出機能を簡
単な回路構成で実現することができるという優れた効果
を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は電気的
構成を示すブロック図、第２図は行列変換前の印字イメ
ージと印字用イメージバッファとの関係を示す対応関係
図、第３図は行列変換前の印字イメージバッファに記憶
されたビットパターンを示す模式図、第４図及び第５図
は行列変換後における夫々第２図及び第３図相当図、第
６図はページバッファを示す模式図である。 図中、１〜８は第１乃至第８のラッチ回路（行ビットパ
ターン記憶手段）、９〜16はマルチプレクサ（ビット単
位出力手段）、26は空白検出手段、27は印字用イメージ
バッファ（記憶手段）である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｍ行ｎ列のマトリックスビットパターンを
   ｎ行ｍ列のマトリックスビットパターンに変換すると共
   に、そのビットパターンにおける空白を検出するもので
   あって、ｍ行ｎ列のマトリックスビットパターンが記憶
   された記憶手段からそのビットパターンを行毎に読み出
   す手段と、読み出されたｎビットの行ビットパターンを
   各行毎に記憶するｍ個の行ビットパターン記憶手段と、
   これら各行ビットパターン記憶手段に夫々記憶された行
   ビットパターン毎にビットを選択出力するｍ個のビット
   単位出力手段と、前記行ビットパターン記憶手段に記憶
   された行ビットパターンの各ビットに基づき空白を検出
   する空白検出手段とを備えたことを特徴とするドットマ
   トリックスプリンタの印字データ生成回路。