JPH03143653A - ドットマトリックスプリンタの印字データ生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的］ （産業上の利用分野） 本発明はｍ行ｎ列のマトリックスビットパターンをｎＩ
Ｔｍ列のマトリックスビットパターンに変換すると共に
、そのビットパターンにおける空白を検出する機能を備
えたドツトマトリックスプリンタの印字データ生成回路
に関する。

（従来の技術） 従来より、プリンタにおいては印刷パターンに対応する
ビットパターンを印刷順に記憶する印字用イメージバッ
ファを備えており、印刷しようとする文字パターンに対
応したビットパターンを例えばＣＧ（キャラクタジェネ
レータ）から読出してその印字用イメージバッファに、
？Ｃ！憶させることにより、所定の文字パターンを印刷
するようにしている。しかして、このような印字用イメ
ージバッファを備えたプリンタでは、レーザビームプリ
ンタのように文字パターンに対応したｍ行ｎ列のマトリ
ックスビットパターンを列方向（横方向）のビットパタ
ーンに基づいて順次印刷するラインプリンタとマトリッ
クスビットパターンの行方向（縦方向）のビットパター
ンに基づいて順次印刷するドツトマトリックスプリンタ
とが供されており、同一の印刷パターンであっても、夫
々のプリンタの印字用イメージバッファに順次記憶され
ているビットパターンは穴なっている。つまり、１つの
ｍ行ｎ列のマトリックスビットに着目した場合、シリア
ルプリンタの印字用イメージバッファには、１列目から
ｎ列目までのｍビットの列ビットパターン（縦方向ビッ
トパターン）がアドレスの小さい順に記憶されているの
に対して、ラインプリンタの印字用イメージバッファに
は、１行目からｍ行目までのｎビットの行ビットパター
ン（ＦＭ　方向ビットパターン）がアドレスの小さい順
に記憶されている。

ところで、近年、ラインプリンタ用の印字パターンデー
タをシリアルプリンタにて印字したいという要望がある
。しかしながら、上述したようにシリアルプリンタとラ
インプリンタとでは印字用イメージバッファに記憶され
るビットパターンが互いに異なるため、ラインプリンタ
の印字用イメージバッファに記憶されたマトリックスビ
ットパターンをシリアルプリンタに適合するように変換
してから印刷する必要がある。このため、行列変換用プ
ログラムに基づいてｍ行ｎ列のマトリックスビットをｎ
ＩＴｍ列のマトリックスビットに変換することにより、
ｎビットのｍ個の列ビットパターンからｍビットのｎ個
の行ビットパターンを作成するようにしている。

一方、シリアルプリンタでは、印字ヘッドを１行目から
最終行まで移動させてから次の行の１行目に移動させる
のが通常であるが、行方向の印刷パターンにおいて空白
部が行端部に在住していた場合、その空白部分に印字ヘ
ッドを移動させることは印字速度向上の妨げとなる。こ
のため、空白検出プログラムに基づいて行端部に位置す
る空白部を検出し、その空白部をスキップさせて印字ヘ
ッドを移動させることにより印字速度の向上を図ること
が行われている。

（発明が解決しようとする課題） しかしながら、上述した従来例の場合、印刷実行用のＣ
ＰＵによりマトリックスビットパターンの行列変換及び
空白検出を行う構成であるため、ＣＰＵの負担が大きく
印刷処理の速度が低下してしまうという問題がある。ま
た、ＣＰＵの負担軽減のために行列変換機能若しくは空
白検出機能を夫々ロジック回路で実現することが考えら
れるが、それでは回路構成が複雑化してコストが増大し
てしまう。

本発明は上記事情に鑑みてなされたもので、その目的は
、行列変換機能及び空白検出機能を簡単な回路構成で実
現することができるドツトマトリックスプリンタの印字
データ構成回路を提供するにある。

［発明の構成］ （課題を解決するための手段） 本発明は、ｍ行ｎ列のマトリックスビットパターンをｎ
ＩＴｍ列のマトリックスビットパターンに変換すると共
に、そのビットパターンにおける空白を検出するドツト
マトリックスプリンタの印字データ生成回路であって、
ｍ行ｎ列のマトリックスビットパターンが記憶された記
憶手段からそのビットパターンを行毎に読み出す手段を
設け、読み出されたｎビットの行ビットパターンを各行
毎に記憶するｍ個の行ビットパターン記憶手段を設け、
これら各行ビットパターン記憶手段に夫々記憶された行
ビットパターン毎にビットを選択出力するｍ個のビット
単位出力手段を設け、前記行ビットパターン記憶手段に
記憶された行ビットパターンの各ビットに基づき空白を
検出する空白検出手段を設けたものである。

（作用） 記憶手段に記憶されたｍ行ｎ列のマトリックスビットパ
ターンが行毎に読み出されると、そのｎビットの行ビッ
トパターンは各行らに行ビットパターン記憶手段に記憶
される。すると、ビット生位出力手段は、行ビットパタ
ーン記憶手段に夫々記憶された行ビットパターン毎にビ
ットを選択出力する。従って、各ビットｔｉｔ位出力手
段から出力されたビット群に基づいてマトリックスピッ
トバターンを行列変換することができる。

一方、空白検出手段は、行列変換機能の主要部を成す行
ビットパターン記憶手段に記憶された行列ビットパター
ンの各ビットに越づいて空白を検出する。従って、空白
検出手段の検出結果に基づいてマトリックスビットパタ
ーンの所定ビットが空白か否かを判断することができる
。

（実施例） 以ド、本発明の一実施例を図面を参照して説明する。尚
、本実施例では８行８列の行列変換を行うものとする。

まず、第１図において、列ビットパターン記憶手段たる
第１乃至第８のラッチ回路１〜８の各データ入力端子Ｄ
ｏ〜Ｄ７は図示しないＣＰＵのデータバスＤＸＯ〜ＤＸ
７と接続されている。また、各ラッチ回路１〜８の各ク
ロック端子ＣｋはＣＰＵの制御によりその信号パターン
が決定されるストローブ信号線と接続されており、その
ストローブ信号線からのストローブ信号ＣＥがｈ°効化
するタイミングでもって入力端子ＤＯ〜Ｄ７のビットデ
ータをラッチして各出力端子ＱＯ〜Ｑ７に出力する。そ
して、第１乃至第８のラッチ回路１〜８の各出力端子Ｑ
Ｏ〜Ｑ７はビット単位出力手段たる第１乃至第８のマル
チプレクサ９〜１６の各入力端子ＤＯ〜Ｄ７と夫々接続
されている。これらマルチプレクサ９〜１６のビットセ
レクト端子ＳＯ〜Ｓ２はＣＰＵの制御によりその信号パ
ターンが決定される信号線と接続されており、その（Ｃ
ｉ号母線らのセレクト信号ＳＥＬの信号パターンに基づ
いて８個の人力ビットＤＯ〜Ｄ７の何れかのビット信号
ＤＹＯ〜ＤＹ７がＣＰＵに出力される。

一方、第１乃至Ｔ４８のラッチ回路１〜８の各出力端子
ＱＯ−Ｑ７は８人力形の第１乃至第８のオア回路１７〜
２４と夫々接続されている。そして、各オア回路１７〜
２４の出力端子は８人力形の第９のオア回路２５と接続
されており、その第９のオア回路２５から出力端子がＣ
ＰＵと接続されている。この場合、第１乃至第９のオア
回路１７〜２５から空白検出手段２６が構成されている
。

そして、ＣＰＵは、後述するように第１乃至第８のマル
チプレクサ９〜１６からのビット信号ＤＹＯ〜ＤＹ７に
基づいてドツトマトリックスビットパターンの行列変換
を行うと共に、第９のオア回路２５からのフラグ信号Ｆ
Ｘに基づいて空白を検出する。

ここで、第３図に示す記憶手段たる印字用イメージバッ
ファ２７には、外部のホストコンピュータから与えられ
た印字データに対応したマトリックスビットパターンが
アドレスの小さい順に順次記憶されている。つまり、Ｃ
Ｇに記憶されているマトリックスビットパターンが例え
ば８行８列で示される場合は、印字用イメージバッファ
２７にはそのマトリックスビットパターンが列方向（横
方向）毎に区切って示される８ビツトの行ビットパター
ンとして順次記憶されている。この場合、印字パターン
が第２図に示すようにｒＨＪ、ｒｌＪ・・・・・・であ
るときは、印字用イメージバッファ２７にはｒＨＪ、ｒ
ｌＪ、・・・・・・に対応したビットパターンを列方向
に順次区切った行ビットパターンが第３図に示すように
記憶されている。

次に上記構成の作用を第２図及び第３図を参照して説明
する。

まず、ＣＰＵは印字用イメージバッファ２７のｒｏ　０
００Ｊ番地から８ビツトの行ビットパターンｒ００００
００００Ｊを読み込んでそれをデータバスに出力すると
共に、ストローブ信号ＣＥＯのみを６効化させる。する
と、第１のラッチ回路１のみが選択され、これに応じて
第１のラッチ回路１はＣＰＵからのビットパターンを人
力してそれを出力端子ＱＯ〜Ｑ７から出力する。同様に
して、ＣＰＵは、０１００番地に記憶された行ビットパ
ターンｒ０１０００１００Ｊ、０２００２００番地され
た行ビットパターンｒｏ１０００１００Ｊ、０３００３
００番地された行ビットパターンｒ０１０００１００Ｊ
、０４００４００番地された行ビットパターンｒ０１１
１１１００Ｊ、０５００番・地に記憶された行ビットパ
ターン「０１０００１、ＯＯＪ、０行ｎ０行ｎ０番地さ
れた行ビットパターンｒｏ１０００１００Ｊ、０７００
７００番地された行ビットパターンｒ０１０００１００
」を順次第２乃至第８のラッチ回路２〜８に記憶させる
。続いて、ＣＰＵはセレクト信号ＳＥＬの信号パターン
を制御することにより、第１乃至第８のマルチプレクサ
９〜１６から入力端子ＤＯに人力しているビット信号Ｄ
ＹＯ〜ＤＹ７を出力させる。このとき、各マルチプレク
サ９〜１６から出力されるビット信号ＤＹＯ〜ＤＹ７は
各列ビットパターンの第１ビツトに夫々対応しており、
そのビット列はｒｏ　０００００００Ｊでマトリックス
ビットパターンの列ビットパターン（縦方向ビットパタ
ーン）に対応する。次に、ＣＰＵは、列ビットパターン
ｒ００００００００Ｊを読込んでそれを印字用イメージ
バッファ２７の例えば１０００番地に書込む。同様にし
て、ＣＰＵは、セレクト信号線ＳＥＬの信号パターンを
順次制御することにより、各ラッチ回路２〜８に記憶さ
れている第２行目以降の列ビットパターンｒ０１１１１
１１１Ｊ、ｒｏｏｏｏｌｏｏｏＪ、ｒｏｏｏｏｌ、００
０Ｊ、ｒｏｏｏｏｌｏｏｏＪ、ｒｏｌｌｌｌｌｌｌｌＪ
、ｒｏｏｏｏｏｏｏｏＪ、ｒｏｏｏｏｏｏｏｏＪを各マ
ルチプレクサ９〜１６から読込むと共にそれらの列ビッ
トパターンを１００１番地以降から順次書込む。この結
果、印字用イメージバッファの１０００番地からは第５
図に示す打ビットパターンが記憶される。つまり、印字
用イメージバッファ２７には第４図に示すマトリックス
ビットパターンを縦方向に区切った列ビットパターンが
記憶され、この結果、１つのマトリックスビットパター
ンの行列変換が終了される。

一方、第１乃至第８のラッチ回路１〜８に記憶されたマ
トリックスビットパターンの少なくとも１ビツトがｒＨ
Ｊというビットパターンである場合、例えば第２のラッ
チ回路２に記憶された列ビットパターンはｒｏｌｏｏｏ
ｌｏｏＪであるから、第２のオア回路１８からのフラグ
信号Ｆｌひいては第９のオア回路２５からのフラグ信号
Ｆｘの信号レベルはハイレベルとなっている。これによ
り、ＣＰＵは、第１乃至第８のラッチ回路１〜８に記憶
されたマトリックスビットパターンは空白でないと判断
する。

さて、第１乃至第８のラッチ回路１〜８に記憶されたマ
トリックスビットパターンが空白つまりビットが全て「
０」であった場合、第１乃至第８のオア回路１７〜２４
から出力されるフラグ信号ＦＯ〜Ｆ７の信号レベルはロ
ウレベルであるから、第９のオア回路２５から出力され
る信号レベルはロウレベルである。これにより、ＣＰＵ
は、第１乃至第８のラッチ回路１〜８に記憶されている
マトリックスビットパターンは空白であると判断してそ
のことを記憶する。同様に次のマトリックスビットパタ
ーン以降のマトリックスビットパターンが空白であるか
否かを、そのマトリックスビットパターンを行列変換す
るために第１乃至第８のラッチ回路１〜８に記憶したと
きに同時に判断してそのことを順次記憶する。

そして、ＣＰＵは、上述の如く各ラッチ回路１〜８に記
憶された行ビットパターンに基づいて全てのマトリック
スビットパターンの行列変換及び空白検出を実行したと
ころで、その空白検出結果に基づいて印字用イメージバ
ッファを参照して印字を実行する。即ち、１ペ一ジ分の
印刷イメージヲ記憶するページバッファが第６図に示す
パターン（空白でないマトリックスビットパターンを０
で示す）であった場合、ＣＰＵは印字ヘッドを空白部に
極力位置させないよう移動させることにより、Ｅｋ短時
間で印字を実行する。

要するに、上記構成のものによれば、マトリックスビッ
トパターンの行列変換機能及び空白検出機能の双方を、
マトリックスビットパターンを記憶するための第１乃至
第８のラッチ回路１〜８を主体として構成したので、両
機能をプログラム若しくは独立したハード回路で実行さ
せる従来例と違って、簡＋１１な回路構成で両機能を実
現することができる。

尚、上記実施例では、第９のオア回路２５からのフラグ
信号Ｆｘに基づいてマトリックスビットパターン毎に空
白検出を行うように構成したが、これに代えて、第１乃
至第８のオア回路１７〜２４からのフラグ信号ＦＯ〜Ｆ
７を直接ＣＰＵに出力することにより、マトリックスビ
ットパターンの各行ビットパターン毎に空白検出を行う
ように構成してもよい。また、マトリックスビットパタ
ーンの行ビットパターン毎に空白検出を行いたい場合は
、各ラッチ回路１〜８の各出ノＪＱＯ列〜Ｑ７列の論理
和をフラグ信号として出力するように構成してもよい。

［発明の効果］ 以上の説明から明らかなように、本発明のドツトマトリ
ックスプリンタの印字データ生成回路によれば、列ビッ
トパターン記憶手段に記憶された列ビットパターンに基
づいてマトリックスビットパターンの行列変換を丈行す
るビット単位出力手段及び空白検出手段が動作するよう
に構成したので、行列変換機能及び空白検出機能を簡単
な回路構成で実現することができるという優れた効果を
奏する。

４　回向の簡ｇ１な説明 図面は本発明の一実施例を示すもので、第１図は電気的
構成を示すブロック図、第２図は行列変換前の印字イメ
ージと印字用イメージバッファとの関係を示す対応関係
図、第３図は行列変換前の印字イメージバッファに記憶
されたビットパターンを示す模式図、第４図及び第５図
は行列変換後における夫々第２図及び第３図相当図、第
６図はページバッファを示す模式図である。

図中、１〜８は第１乃至第８のラッチ回路（行ビットパ
ターン記憶手段）、９〜１６はマルチプレクサ（ビワ１
１１１位出力手段）、２６は空白検出手段、２７は印字
用イメージバッファ（記憶手段）である。

Claims (1)

【特許請求の範囲】
1. １、ｍ行ｎ列のマトリックスビットパターンをｎＩＴｍ
   列のマトリックスビットパターンに変換すると共に、そ
   のビットパターンにおける空白を検出するものであって
   、ｍ行ｎ列のマトリックスビットパターンが記憶された
   記憶手段からそのビットパターンを行毎に読み出す手段
   と、読み出されたｎビットの行ビットパターンを各行毎
   に記憶するｍ個の行ビットパターン記憶手段と、これら
   各行ビットパターン記憶手段に夫々記憶された行ビット
   パターン毎にビットを選択出力するｍ個のビット単位出
   力手段と、前記行ビットパターン記憶手段に記憶された
   行ビットパターンの各ビットに基づき空白を検出する空
   白検出手段とを備えたことを特徴とするドットマトリッ
   クスプリンタの印字データ生成回路。