JPH07160868A - 画像制御装置 - Google Patents
画像制御装置Info
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- JPH07160868A JPH07160868A JP5306515A JP30651593A JPH07160868A JP H07160868 A JPH07160868 A JP H07160868A JP 5306515 A JP5306515 A JP 5306515A JP 30651593 A JP30651593 A JP 30651593A JP H07160868 A JPH07160868 A JP H07160868A
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Abstract
(57)【要約】
【目的】 ２値データから多値データへ変換する際に、
階調数を変更した場合においても既に書き込まれている
画像メモリに対して書き込み動作のみで処理できるた
め、画像メモリ制御の処理速度を上げることができる。 【構成】 画像メモリ制御部１０６は画像メモリ１０７
に格納されたビットマップイメージデータに対して階調
処理を行ない、多値画像データのリード／ライトを制御
する。そして、多値画像データへ変換する際に、ドット
パターンに対応したメモリへのライト信号を生成し、階
調を変えた場合でも、画像メモリへの書き込み動作のみ
で処理する。
階調数を変更した場合においても既に書き込まれている
画像メモリに対して書き込み動作のみで処理できるた
め、画像メモリ制御の処理速度を上げることができる。 【構成】 画像メモリ制御部１０６は画像メモリ１０７
に格納されたビットマップイメージデータに対して階調
処理を行ない、多値画像データのリード／ライトを制御
する。そして、多値画像データへ変換する際に、ドット
パターンに対応したメモリへのライト信号を生成し、階
調を変えた場合でも、画像メモリへの書き込み動作のみ
で処理する。
Description
【０００１】
【産業上の利用分野】本発明は、画像制御装置に関し、
例えば多値画像の出力が可能な画像制御装置に関するも
のである。
例えば多値画像の出力が可能な画像制御装置に関するも
のである。
【０００２】
【従来の技術】多値画像の出力が可能な画像制御装置に
おいては、１画素につき８ビット、つまり１バイトで２
５６階調を表現し、４ビットでは１６階調を表現するこ
とができる。一方、文字データについては、１画素につ
き１ビットで階調表現されているため、表現しようとす
る文字データの各画素について、階調表現の１ビットが
“０”である位置には何も書かず、“１”である位置に
書き込む作業が行なわれていた。
おいては、１画素につき８ビット、つまり１バイトで２
５６階調を表現し、４ビットでは１６階調を表現するこ
とができる。一方、文字データについては、１画素につ
き１ビットで階調表現されているため、表現しようとす
る文字データの各画素について、階調表現の１ビットが
“０”である位置には何も書かず、“１”である位置に
書き込む作業が行なわれていた。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
例では、階調数が８ビット、つまり１バイトにて表現さ
れる２５６階調である場合には、画像データのメモリへ
の書き込みはバイト単位で処理されるため、１回の書き
込み動作のみで終了する。しかし、階調数が４ビットで
表現される１６階調である場合においては、処理が１バ
イト単位ではなくなるため、一度に書き込むことはでき
ず、従って一度メモリの内容を１バイト単位で読み込
み、書き込みの必要な画像に相当する４ビットを抽出し
て、再度書き込みの必要が生じていた。従って、処理速
度が遅くなるという欠点があった。
例では、階調数が８ビット、つまり１バイトにて表現さ
れる２５６階調である場合には、画像データのメモリへ
の書き込みはバイト単位で処理されるため、１回の書き
込み動作のみで終了する。しかし、階調数が４ビットで
表現される１６階調である場合においては、処理が１バ
イト単位ではなくなるため、一度に書き込むことはでき
ず、従って一度メモリの内容を１バイト単位で読み込
み、書き込みの必要な画像に相当する４ビットを抽出し
て、再度書き込みの必要が生じていた。従って、処理速
度が遅くなるという欠点があった。
【０００４】
【課題を解決するための手段】本発明は前記の課題を解
決するためになされたものであり、前記の課題を解決す
る一手段として、以下の構成を備える。即ち、階調数を
指定する階調数指定手段と、２値データを多値データに
変換する多値データ変換手段と、前記２値データと前記
階調数指定手段により指定された階調数に応じて画像メ
モリへの書き込み信号を制御するメモリ制御手段とを有
し、前記メモリ制御手段は書き込み動作のみでメモリ内
のデータを更新することを特徴とし、前記２値データ
は、ドットパターンであることを特徴とする。
決するためになされたものであり、前記の課題を解決す
る一手段として、以下の構成を備える。即ち、階調数を
指定する階調数指定手段と、２値データを多値データに
変換する多値データ変換手段と、前記２値データと前記
階調数指定手段により指定された階調数に応じて画像メ
モリへの書き込み信号を制御するメモリ制御手段とを有
し、前記メモリ制御手段は書き込み動作のみでメモリ内
のデータを更新することを特徴とし、前記２値データ
は、ドットパターンであることを特徴とする。
【０００５】
【作用】以上の構成において、例えばドットパターン等
の２値データから多値画像データへ変換する際に、２値
データに対応した画像メモリへの書き込み信号を生成す
ることにより、階調数を変更した場合においても、既に
書き込まれている画像メモリの読み込みの必要がなく、
書き込み動作のみで処理することができる。このため、
画像メモリ制御の処理速度を上げることができ、装置全
体の処理速度の向上が可能となる、という特有の作用効
果がある。
の２値データから多値画像データへ変換する際に、２値
データに対応した画像メモリへの書き込み信号を生成す
ることにより、階調数を変更した場合においても、既に
書き込まれている画像メモリの読み込みの必要がなく、
書き込み動作のみで処理することができる。このため、
画像メモリ制御の処理速度を上げることができ、装置全
体の処理速度の向上が可能となる、という特有の作用効
果がある。
【０００６】
【実施例】以下、図面を参照して、本発明に係る一実施
例を詳細に説明する。 ＜第１実施例＞本実施例においては、画像形成手段とし
て、レーザビームプリンタを用いる。図１は本実施例に
よるレーザビームプリンタの概略構成を示すブロック図
である。
例を詳細に説明する。 ＜第１実施例＞本実施例においては、画像形成手段とし
て、レーザビームプリンタを用いる。図１は本実施例に
よるレーザビームプリンタの概略構成を示すブロック図
である。
【０００７】図１において、１０１は装置全体の制御を
行うＣＰＵ、１０２は本装置の制御プログラム，エラー
処理用プログラム等を格納したＲＯＭである。１０３は
各種プログラム実行中のワークエリア及びエラー処理等
の一時退避エリアとして用いるＲＡＭである。又、１０
４はホストコンピュータ等の上位装置から文章情報等の
画像データを入力する入力部、１０５はホストコンピュ
ータ等の上位装置から入力した画像データ、即ち文字コ
ードデータをビットマップイメージデータに変換するキ
ャラクタジェネレータ部、１０６は後述する画像メモリ
１０７に格納されたビットマップイメージのデータに対
して階調処理を行ない、多値画像データのリード／ライ
トを制御する画像メモリ制御部である。１０７はビット
マップイメージを格納する画像メモリである。
行うＣＰＵ、１０２は本装置の制御プログラム，エラー
処理用プログラム等を格納したＲＯＭである。１０３は
各種プログラム実行中のワークエリア及びエラー処理等
の一時退避エリアとして用いるＲＡＭである。又、１０
４はホストコンピュータ等の上位装置から文章情報等の
画像データを入力する入力部、１０５はホストコンピュ
ータ等の上位装置から入力した画像データ、即ち文字コ
ードデータをビットマップイメージデータに変換するキ
ャラクタジェネレータ部、１０６は後述する画像メモリ
１０７に格納されたビットマップイメージのデータに対
して階調処理を行ない、多値画像データのリード／ライ
トを制御する画像メモリ制御部である。１０７はビット
マップイメージを格納する画像メモリである。
【０００８】１０８は多値画像データをビデオ信号に変
換するビデオ変換部であり、１０９はビデオ変換部１０
８の出力するビデオ信号に基づいて、レーザビーム光を
用いて印刷するプリンタ部である。次に、本実施例の画
像メモリ制御部１０６の詳細構成を図２を参照して説明
する。
換するビデオ変換部であり、１０９はビデオ変換部１０
８の出力するビデオ信号に基づいて、レーザビーム光を
用いて印刷するプリンタ部である。次に、本実施例の画
像メモリ制御部１０６の詳細構成を図２を参照して説明
する。
【０００９】図２は、図１に示した画像メモリ制御部１
０６の詳細回路構成を示す図である。図２において、１
はＣＰＵのアドレスバス、２は多値画像データを格納す
るＲＡＭのチップセレクト信号であり、“Ｌ”レベルに
てセレクトしていることを表わす。３はＣＰＵのデータ
バスである。
０６の詳細回路構成を示す図である。図２において、１
はＣＰＵのアドレスバス、２は多値画像データを格納す
るＲＡＭのチップセレクト信号であり、“Ｌ”レベルに
てセレクトしていることを表わす。３はＣＰＵのデータ
バスである。
【００１０】４は階調をセットするレジスタであり、１
画素を１６階調の４ビット表現するのであれば４画素、
また、１画素を２５６階調の８ビット表現するのであれ
ば２画素分の多値化データをセットすることができる。
１９はデータ変換イネーブル信号であり、セレクタ６に
おいてレベル“Ｈ”にてレジスタ４の出力５を選択し、
レベル“Ｌ”にてＣＰＵのデータバス３を選択する。セ
レクタ６の出力７は、４ビット単位にて、下位から順に
ＲＡＭ１４，１５，１６，１７の入力データ８，９，１
０，１１となる。ＲＡＭ１４，１５，１６，１７の出力
１２はバッファ１３に入力され、図１に示すＣＰＵ１０
１がデータを読み取る際に、バッファ１３の出力５０が
イネーブルとなる。
画素を１６階調の４ビット表現するのであれば４画素、
また、１画素を２５６階調の８ビット表現するのであれ
ば２画素分の多値化データをセットすることができる。
１９はデータ変換イネーブル信号であり、セレクタ６に
おいてレベル“Ｈ”にてレジスタ４の出力５を選択し、
レベル“Ｌ”にてＣＰＵのデータバス３を選択する。セ
レクタ６の出力７は、４ビット単位にて、下位から順に
ＲＡＭ１４，１５，１６，１７の入力データ８，９，１
０，１１となる。ＲＡＭ１４，１５，１６，１７の出力
１２はバッファ１３に入力され、図１に示すＣＰＵ１０
１がデータを読み取る際に、バッファ１３の出力５０が
イネーブルとなる。
【００１１】２０は１画素の階調を８ビット表現とする
か４ビット表現とするかの切換え信号であり、レベル
“Ｈ”にて４ビット表現、レベル“Ｌ”にて８ビット表
現を示す。３６はＣＰＵ１０１からのライトイネーブル
信号ＷＥであり、レベル“Ｌ”にて書き込みを示す。３
８，３９はＣＰＵ１０１からの下位バイトイネーブル信
号ＬＢＥ、上位バイトイネーブル信号ＨＢＥであり、そ
れぞれレベル“Ｌ”にてイネーブルとなる。
か４ビット表現とするかの切換え信号であり、レベル
“Ｈ”にて４ビット表現、レベル“Ｌ”にて８ビット表
現を示す。３６はＣＰＵ１０１からのライトイネーブル
信号ＷＥであり、レベル“Ｌ”にて書き込みを示す。３
８，３９はＣＰＵ１０１からの下位バイトイネーブル信
号ＬＢＥ、上位バイトイネーブル信号ＨＢＥであり、そ
れぞれレベル“Ｌ”にてイネーブルとなる。
【００１２】ＡＮＤ回路２１，２２，２３，２４，２
５，２６にはそれぞれＣＰＵ１０１のデータバス３の下
位ビットＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ０，Ｄ１と、ＣＰ
Ｕ１０１からのライトイネーブル信号（ＷＥ）３６の反
転された信号と、および変換イネーブル信号１９とが接
続される。更に、ＡＮＤ回路２１，２２，２３，２４に
は、８／４ビット切換え信号２０が接続され、一方、Ａ
ＮＤ回路２５，２６には８／４ビット切換え信号２０の
反転された信号が接続される。
５，２６にはそれぞれＣＰＵ１０１のデータバス３の下
位ビットＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ０，Ｄ１と、ＣＰ
Ｕ１０１からのライトイネーブル信号（ＷＥ）３６の反
転された信号と、および変換イネーブル信号１９とが接
続される。更に、ＡＮＤ回路２１，２２，２３，２４に
は、８／４ビット切換え信号２０が接続され、一方、Ａ
ＮＤ回路２５，２６には８／４ビット切換え信号２０の
反転された信号が接続される。
【００１３】ＡＮＤ回路２１，２２，２３，２４の出力
はそれぞれＯＲ回路２８，２９，３０，３１に接続さ
れ、ＡＮＤ回路２５の出力はＯＲ回路２８，２９に、Ａ
ＮＤ回路２６の出力はＯＲ回路３０，３１に接続され
る。ＡＮＤ回路４０には下位バイトイネーブル信号（Ｌ
ＢＥ）３８が、ＡＮＤ回路４１には上位バイトイネーブ
ル信号（ＨＢＥ）３９が接続され、また、ＡＮＤ回路４
０，４１にはＣＰＵ１０１からのライトイネーブル信号
（ＷＥ）３６の反転された信号、及び変換イネーブル信
号１９の反転された信号が接続される。
はそれぞれＯＲ回路２８，２９，３０，３１に接続さ
れ、ＡＮＤ回路２５の出力はＯＲ回路２８，２９に、Ａ
ＮＤ回路２６の出力はＯＲ回路３０，３１に接続され
る。ＡＮＤ回路４０には下位バイトイネーブル信号（Ｌ
ＢＥ）３８が、ＡＮＤ回路４１には上位バイトイネーブ
ル信号（ＨＢＥ）３９が接続され、また、ＡＮＤ回路４
０，４１にはＣＰＵ１０１からのライトイネーブル信号
（ＷＥ）３６の反転された信号、及び変換イネーブル信
号１９の反転された信号が接続される。
【００１４】ＯＲ回路２８，２９，３０，３１の出力
は、ＮＯＲ回路３２，３３，３４，３５の入力となり、
ＡＮＤ回路４０の出力はＮＯＲ回路３２，３３の入力、
ＡＮＤ回路４１の出力はＮＯＲ回路３４，３５の入力と
なる。ＮＯＲ回路３２，３３，３４，３５の出力４２，
４３，４４，４５はそれぞれＲＡＭ１４，１５，１６，
１７のライトイネーブル信号ＷＥ０，ＷＥ１，ＷＥ２，
ＷＥ３となり、それぞれレベル“Ｌ”でライトイネーブ
ルとなる。
は、ＮＯＲ回路３２，３３，３４，３５の入力となり、
ＡＮＤ回路４０の出力はＮＯＲ回路３２，３３の入力、
ＡＮＤ回路４１の出力はＮＯＲ回路３４，３５の入力と
なる。ＮＯＲ回路３２，３３，３４，３５の出力４２，
４３，４４，４５はそれぞれＲＡＭ１４，１５，１６，
１７のライトイネーブル信号ＷＥ０，ＷＥ１，ＷＥ２，
ＷＥ３となり、それぞれレベル“Ｌ”でライトイネーブ
ルとなる。
【００１５】次に、本実施例における２値データを多値
データに変換する動作について、図３及び図４を参照し
て、以下に説明する。図３は、図２において２値データ
を多値データに変換し、多値画像イメージデータをＲＡ
Ｍ１４〜１７に格納する動作を示すタイミングチャート
である。また、図４は文字等のドットパターンを４ビッ
ト階調、又は８ビット階調の多値データに変換する際の
データの構成例を示す図である。
データに変換する動作について、図３及び図４を参照し
て、以下に説明する。図３は、図２において２値データ
を多値データに変換し、多値画像イメージデータをＲＡ
Ｍ１４〜１７に格納する動作を示すタイミングチャート
である。また、図４は文字等のドットパターンを４ビッ
ト階調、又は８ビット階調の多値データに変換する際の
データの構成例を示す図である。
【００１６】図４において、（ａ）は文字等のドットパ
ターンの例を示し、（ｂ）は図２のレジスタ４に設定さ
れる多値変換後のデータを示す。（ｃ）はＲＡＭ１４〜
１７に既に書き込まれているデータを示し、（ｄ）はド
ットデータを４ビット多値変換した後にＲＡＭ１４〜１
７に書かれたデータを、（ｅ）はドットデータを８ビッ
ト多値変換した後にＲＡＭ１４〜１７に書かれたデータ
を示す。
ターンの例を示し、（ｂ）は図２のレジスタ４に設定さ
れる多値変換後のデータを示す。（ｃ）はＲＡＭ１４〜
１７に既に書き込まれているデータを示し、（ｄ）はド
ットデータを４ビット多値変換した後にＲＡＭ１４〜１
７に書かれたデータを、（ｅ）はドットデータを８ビッ
ト多値変換した後にＲＡＭ１４〜１７に書かれたデータ
を示す。
【００１７】以下、図３のタイミングチャートを参照し
ながら、本実施例における２値データを多値データへの
変換の動作を説明する。まず、多値４ビットデータへの
変換時の動作説明から行なう。まず、ＣＰＵ１０１は図
２に示すレジスタ４に予め図４の（ｂ）に示される多値
変換データを設定しておく。この時、８／４ビット切換
え信号２０はレベル“Ｈ”である為、ＡＮＤ回路２５，
２６は消勢されることになる。
ながら、本実施例における２値データを多値データへの
変換の動作を説明する。まず、多値４ビットデータへの
変換時の動作説明から行なう。まず、ＣＰＵ１０１は図
２に示すレジスタ４に予め図４の（ｂ）に示される多値
変換データを設定しておく。この時、８／４ビット切換
え信号２０はレベル“Ｈ”である為、ＡＮＤ回路２５，
２６は消勢されることになる。
【００１８】次に、タイミングＴ１において、ＣＰＵ１
０１はＲＡＭ１４，１５，１６，１７への書き込みアド
レスをＣＰＵのアドレスバス１に、及び図４の（ａ）に
示されるドットデータをＣＰＵ１０１のデータバス３の
Ｄ０，Ｄ１，Ｄ２，Ｄ３に出力する。またこの時、ＲＡ
Ｍ１４，１５，１６，１７のチップセレクト信号２をレ
ベル“Ｌ”にし、変換イネーブル信号１９をレベル
“Ｈ”にする。
０１はＲＡＭ１４，１５，１６，１７への書き込みアド
レスをＣＰＵのアドレスバス１に、及び図４の（ａ）に
示されるドットデータをＣＰＵ１０１のデータバス３の
Ｄ０，Ｄ１，Ｄ２，Ｄ３に出力する。またこの時、ＲＡ
Ｍ１４，１５，１６，１７のチップセレクト信号２をレ
ベル“Ｌ”にし、変換イネーブル信号１９をレベル
“Ｈ”にする。
【００１９】次にタイミングＴ２において、ＣＰＵ１０
１はライトイネーブル信号（ＷＥ）３６をレベル“Ｌ”
とし、書き込みを開始する。この時、データバスのＤ
０，Ｄ１，Ｄ２，Ｄ３の各レベルに従い、ＡＮＤ回路２
２，２４が選択され、出力がレベル“Ｈ”になり、従っ
てＯＲ回路２９，３１の出力がレベル“Ｈ”になり、続
いてＮＯＲ回路３３，３５の出力４３，４５、即ちＲＡ
Ｍ１５，１７へのライトイネーブル信号ＷＥ１，ＷＥ３
がレベル“Ｌ”となる。この結果、図４の（ｂ）に示す
レジスタ４にて設定されたデータのＤ４〜Ｄ７がＲＡＭ
１５に、又Ｄ１２〜Ｄ１５のデータがＲＡＭ１７に書き
込まれる。
１はライトイネーブル信号（ＷＥ）３６をレベル“Ｌ”
とし、書き込みを開始する。この時、データバスのＤ
０，Ｄ１，Ｄ２，Ｄ３の各レベルに従い、ＡＮＤ回路２
２，２４が選択され、出力がレベル“Ｈ”になり、従っ
てＯＲ回路２９，３１の出力がレベル“Ｈ”になり、続
いてＮＯＲ回路３３，３５の出力４３，４５、即ちＲＡ
Ｍ１５，１７へのライトイネーブル信号ＷＥ１，ＷＥ３
がレベル“Ｌ”となる。この結果、図４の（ｂ）に示す
レジスタ４にて設定されたデータのＤ４〜Ｄ７がＲＡＭ
１５に、又Ｄ１２〜Ｄ１５のデータがＲＡＭ１７に書き
込まれる。
【００２０】次に、タイミングＴ３において、ＣＰＵ１
０１はライトイネーブル信号（ＷＥ）３６をレベル
“Ｈ”にして、書き込み動作を終了させる。以上で４ビ
ット変換時の動作説明を終了し、次に８ビット変換時の
動作説明を行なう。 まず、４ビット変換時と同様、Ｃ
ＰＵ１０１はレジスタ４に図４の（ｂ）に示されるデー
タを設定しておく。この時、８／４ビット切換え信号２
０はレベル“Ｌ”であり、ＡＮＤ回路２１，２２，２
３，２４は消勢されている。
０１はライトイネーブル信号（ＷＥ）３６をレベル
“Ｈ”にして、書き込み動作を終了させる。以上で４ビ
ット変換時の動作説明を終了し、次に８ビット変換時の
動作説明を行なう。 まず、４ビット変換時と同様、Ｃ
ＰＵ１０１はレジスタ４に図４の（ｂ）に示されるデー
タを設定しておく。この時、８／４ビット切換え信号２
０はレベル“Ｌ”であり、ＡＮＤ回路２１，２２，２
３，２４は消勢されている。
【００２１】続いて、タイミングＴ５において、ＣＰＵ
１０１はＲＡＭ１４，１５，１６，１７への書き込みア
ドレスをアドレスバス１に、及び図４の（ａ）に示され
るドットデータをデータバス３のＤ０，Ｄ１，Ｄ２，Ｄ
３に出力する。またこの時、ＲＡＭ１４，１５，１６，
１７のチップセレクト信号２をレベル“Ｌ”にし、変換
イネーブル信号１９をレベル“Ｈ”にする。
１０１はＲＡＭ１４，１５，１６，１７への書き込みア
ドレスをアドレスバス１に、及び図４の（ａ）に示され
るドットデータをデータバス３のＤ０，Ｄ１，Ｄ２，Ｄ
３に出力する。またこの時、ＲＡＭ１４，１５，１６，
１７のチップセレクト信号２をレベル“Ｌ”にし、変換
イネーブル信号１９をレベル“Ｈ”にする。
【００２２】次にタイミングＴ６において、ＣＰＵ１０
１はライトイネーブル信号（ＷＥ）３６をレベル“Ｌ”
とし、書き込みを開始する。この時、データバス３のＤ
０，Ｄ１，Ｄ２，Ｄ３の各レベルに従い、ＡＮＤ回路２
６が選択されて出力がレベル“Ｈ”になる。従ってＯＲ
回路３０，３１が付勢されて出力がレベル“Ｈ”にな
り、続いてＮＯＲ回路３４，３５の出力４４，４５、即
ちＲＡＭ１６，１７へのライトイネーブル信号ＷＥ２，
ＷＥ３がレベル“Ｌ”となり、図４の（ｂ）に示すレジ
スタ４にて設定されたデータのＤ８〜Ｄ１１がＲＡＭ１
６に、又Ｄ１２〜Ｄ１５のデータがＲＡＭ１７に書き込
まれる。
１はライトイネーブル信号（ＷＥ）３６をレベル“Ｌ”
とし、書き込みを開始する。この時、データバス３のＤ
０，Ｄ１，Ｄ２，Ｄ３の各レベルに従い、ＡＮＤ回路２
６が選択されて出力がレベル“Ｈ”になる。従ってＯＲ
回路３０，３１が付勢されて出力がレベル“Ｈ”にな
り、続いてＮＯＲ回路３４，３５の出力４４，４５、即
ちＲＡＭ１６，１７へのライトイネーブル信号ＷＥ２，
ＷＥ３がレベル“Ｌ”となり、図４の（ｂ）に示すレジ
スタ４にて設定されたデータのＤ８〜Ｄ１１がＲＡＭ１
６に、又Ｄ１２〜Ｄ１５のデータがＲＡＭ１７に書き込
まれる。
【００２３】次に、タイミングＴ７において、ＣＰＵ１
０１はライトイネーブル信号（ＷＥ）３６をレベル
“Ｈ”にして、書き込み動作を終了させる。また、本実
施例においてデータ変換を行なわない場合には、図３の
タイミングＴ８に示すように、ＲＡＭ１４，１５，１
６，１７のチップセレクト信号２をレベル“Ｈ”、変換
イネーブル信号１９をレベル“Ｌ”とする。するとセレ
クタ１６はＣＰＵ１０１のデータバス１６を選択し、Ａ
ＮＤ回路２１〜２６は消勢される。また、ＣＰＵ１０１
は下位バイトイネーブル信号（ＬＢＥ）３８、上位バイ
トイネーブル信号（ＨＢＥ）３９をレベル”Ｈ”とし、
従ってＲＡＭ１４，１５のライトイネーブル信号（ＷＥ
０，ＷＥ１）４２，４３、及びＲＡＭ１６，１７のライ
トイネーブル信号（ＷＥ２，ＷＥ３）４４，４５がレベ
ル“Ｌ”になり、ＣＰＵ１０１からのデータをそのまま
バイト単位にて書くことになる。
０１はライトイネーブル信号（ＷＥ）３６をレベル
“Ｈ”にして、書き込み動作を終了させる。また、本実
施例においてデータ変換を行なわない場合には、図３の
タイミングＴ８に示すように、ＲＡＭ１４，１５，１
６，１７のチップセレクト信号２をレベル“Ｈ”、変換
イネーブル信号１９をレベル“Ｌ”とする。するとセレ
クタ１６はＣＰＵ１０１のデータバス１６を選択し、Ａ
ＮＤ回路２１〜２６は消勢される。また、ＣＰＵ１０１
は下位バイトイネーブル信号（ＬＢＥ）３８、上位バイ
トイネーブル信号（ＨＢＥ）３９をレベル”Ｈ”とし、
従ってＲＡＭ１４，１５のライトイネーブル信号（ＷＥ
０，ＷＥ１）４２，４３、及びＲＡＭ１６，１７のライ
トイネーブル信号（ＷＥ２，ＷＥ３）４４，４５がレベ
ル“Ｌ”になり、ＣＰＵ１０１からのデータをそのまま
バイト単位にて書くことになる。
【００２４】以上説明したように本実施例によれば、ド
ットパターンから多値画像データへ変換する際に、ドッ
トパターンに対応したメモリへの書き込み信号を生成す
ることにより、階調を８ビット表現，４ビット表現のど
ちらにした場合においても、既に書き込まれている画像
メモリからの読み込みの必要がなく、書き込み動作のみ
で処理することができるため、画像メモリ制御の処理速
度を上げることができ、装置全体の処理速度の向上が可
能となるという特有の作用効果がある。
ットパターンから多値画像データへ変換する際に、ドッ
トパターンに対応したメモリへの書き込み信号を生成す
ることにより、階調を８ビット表現，４ビット表現のど
ちらにした場合においても、既に書き込まれている画像
メモリからの読み込みの必要がなく、書き込み動作のみ
で処理することができるため、画像メモリ制御の処理速
度を上げることができ、装置全体の処理速度の向上が可
能となるという特有の作用効果がある。
【００２５】＜第２実施例＞上述した第１実施例におい
ては、多値データへの変換を８ビット階調又は４ビット
階調で説明し、ＲＡＭのデータバスの構成は４ビットで
あったが、第２実施例においては、ＲＡＭのデータバス
の構成を１ビットとする。即ち第２実施例においては、
上述した第１実施例の画像メモリ制御部を示す図２にお
いて４個であったＲＡＭを１６個接続するとし、データ
バスの各ビットに対応した計１６個のライトイネーブル
信号ＷＥ０〜ＷＥ１５を作成する。
ては、多値データへの変換を８ビット階調又は４ビット
階調で説明し、ＲＡＭのデータバスの構成は４ビットで
あったが、第２実施例においては、ＲＡＭのデータバス
の構成を１ビットとする。即ち第２実施例においては、
上述した第１実施例の画像メモリ制御部を示す図２にお
いて４個であったＲＡＭを１６個接続するとし、データ
バスの各ビットに対応した計１６個のライトイネーブル
信号ＷＥ０〜ＷＥ１５を作成する。
【００２６】以上説明したように第２実施例の画像メモ
リ制御部を構成することにより、１，２，４，８ビット
階調による多値データ変換が選択可能となり、階調を
１，２，４，８ビットと変えた場合においても、画像メ
モリ制御の処理速度を上げることができ、装置全体の処
理速度の向上が可能となるという特有の作用効果があ
る。
リ制御部を構成することにより、１，２，４，８ビット
階調による多値データ変換が選択可能となり、階調を
１，２，４，８ビットと変えた場合においても、画像メ
モリ制御の処理速度を上げることができ、装置全体の処
理速度の向上が可能となるという特有の作用効果があ
る。
【００２７】尚、第１実施例及び第２実施例において、
変換イネーブル信号はＣＰＵが設定するとしたが、例え
ばＣＰＵから送られるＲＡＭの書き込みアドレスに応じ
て、設定することも可能である。例えば、ＣＰＵから送
られるＲＡＭの書き込みアドレスを参照して、所定の領
域内であれば、変換イネーブル信号を変換しないように
設定する等の方法が考えられる。以上のようにして変換
イネーブル信号を設定することにより、ＣＰＵの作業用
領域や、画像データ変換用領域等の確保が可能となる。
変換イネーブル信号はＣＰＵが設定するとしたが、例え
ばＣＰＵから送られるＲＡＭの書き込みアドレスに応じ
て、設定することも可能である。例えば、ＣＰＵから送
られるＲＡＭの書き込みアドレスを参照して、所定の領
域内であれば、変換イネーブル信号を変換しないように
設定する等の方法が考えられる。以上のようにして変換
イネーブル信号を設定することにより、ＣＰＵの作業用
領域や、画像データ変換用領域等の確保が可能となる。
【００２８】また、上述した第１実施例及び第２実施例
においては、レーザビームプリンタについて説明を行っ
たが、本発明はもちろんこれ限定されるものではなく、
例えばインクジェットプリンタや熱転写プリンタ、ドッ
トマトリクスプリンタ等の複写機全般、またファクシミ
リ装置等にも適用が可能である。尚、本発明は、複数の
機器から構成されるシステムに適用しても１つの機器か
ら成る装置に適用しても良い。また、本発明は、システ
ム或いは装置にプログラムを供給することによって達成
される場合にも適用できることはいうまでもない。
においては、レーザビームプリンタについて説明を行っ
たが、本発明はもちろんこれ限定されるものではなく、
例えばインクジェットプリンタや熱転写プリンタ、ドッ
トマトリクスプリンタ等の複写機全般、またファクシミ
リ装置等にも適用が可能である。尚、本発明は、複数の
機器から構成されるシステムに適用しても１つの機器か
ら成る装置に適用しても良い。また、本発明は、システ
ム或いは装置にプログラムを供給することによって達成
される場合にも適用できることはいうまでもない。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ドットパターン等の２値データから多値画像データへ変
換する際に、２値データに対応した画像メモリへの書き
込み信号を生成することにより、階調数を変更した場合
においても、既に書き込まれている画像メモリの読み込
みの必要がなく、書き込み動作のみで処理することがで
きるため、画像メモリ制御の処理速度を上げることがで
き、装置全体の処理速度の向上が可能となる。
ドットパターン等の２値データから多値画像データへ変
換する際に、２値データに対応した画像メモリへの書き
込み信号を生成することにより、階調数を変更した場合
においても、既に書き込まれている画像メモリの読み込
みの必要がなく、書き込み動作のみで処理することがで
きるため、画像メモリ制御の処理速度を上げることがで
き、装置全体の処理速度の向上が可能となる。
【図１】本発明に係る第１実施例におけるレーザビーム
プリンタの概略構成を示すブロック図である。
プリンタの概略構成を示すブロック図である。
【図２】本実施例における画像メモリ制御部の詳細構成
を示す回路図である。
を示す回路図である。
【図３】本実施例における多値画像変換時のタイミング
チャートである。
チャートである。
【図４】本実施例におけるドットデータの多値データへ
の変換の様子を表した図である。
の変換の様子を表した図である。
１０１ ＣＰＵ １０２ ＲＯＭ １０３ ＲＡＭ １０４ 入力部 １０５ キャラクタジェネレータ部 １０６ 画像メモリ制御部 １０７ 画像メモリ １０８ ビデオ変換部 １０９ プリンタ部 ４ 多値変換データレジスタ １９ 変換イネーブル信号 ２０ 多値８／４ビット切換え信号 １４，１５，１６，１７ 画像メモリ（ＲＡＭ） ４２，４３，４４，４５ ＲＡＭ１４，１５，１６，１
７へのライトイネーブル信号
７へのライトイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/407 4226−5Ｃ Ｈ０４Ｎ 1/40 １０１ Ｅ
Claims (2)
- 【請求項１】 階調数を指定する階調数指定手段と、２
値データを多値データに変換する多値データ変換手段
と、前記２値データと前記階調数指定手段により指定さ
れた階調数に応じて画像メモリへの書き込み信号を制御
するメモリ制御手段とを有し、前記メモリ制御手段は書
き込み動作のみでメモリ内のデータを更新することを特
徴とする画像制御装置。 - 【請求項２】 前記２値データは、ドットパターンであ
ることを特徴とする請求項１記載の画像制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306515A JP3059618B2 (ja) | 1993-12-07 | 1993-12-07 | 画像制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306515A JP3059618B2 (ja) | 1993-12-07 | 1993-12-07 | 画像制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160868A true JPH07160868A (ja) | 1995-06-23 |
| JP3059618B2 JP3059618B2 (ja) | 2000-07-04 |
Family
ID=17957962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306515A Expired - Fee Related JP3059618B2 (ja) | 1993-12-07 | 1993-12-07 | 画像制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059618B2 (ja) |
-
1993
- 1993-12-07 JP JP5306515A patent/JP3059618B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3059618B2 (ja) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000327 |
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