JPH0575474A - デイジタルデータの復調方法 - Google Patents

Abstract

(57)【要約】 【目的】直流分を零とすることが可能なディジタルデー
タの変調方法の復調方法を提供する。 【構成】変調データのビットセルの境界での信号反転が
検出され、イクスクルーシブＯＲゲート２４の出力に反
転検出信号が得られる。シフトレジスタ２６、フリップ
フロップ２９、３０およびＡＮＤゲート３１によって、
センター反転信号Ｃｔおよびエッジ反転信号Ｅｇが形成
される。これらの信号が復調ロジック３６および遅延用
のフリップフロップ３３、３４に供給される。さらに、
Ｃｔ（−１）が奇数番目の時に、１となるパルスＯＤｃ
（−１）がフリップフロップ３５により形成され、復調
ロジック３６に供給される。復調ロジック３６は、所定
のロジックによって、変調データを復調する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、オーディオ信号やビ
デオ信号の情報信号をディジタル信号に変換して光学的
なデイスク、磁気テープに記録する場合に適用されるデ
ィジタルデータの復調方法に関する。

【０００２】

【従来の技術】ディジタル情報信号を記録する場合に、
記録媒体上の記録密度を上げ、伝送信号の直流分を低減
するために、チャンネルコーデイングと称されるディジ
タル変調が行われる。

【０００３】従来のチャンネルコーデイングとして、ミ
ラー（Ｍｉｌｌｅｒ）変調が知られている。しかしなが
ら、ミラー変調は、変調出力の直流分を零とすることが
できない。例えばオーデイオＰＣＭ信号を回転ヘッドに
よって記録する場合、記録信号を回転トランスを介して
伝送する。この記録信号に直流分が含まれていると、回
転トランスが直流分を伝送できないために、記録信号の
波形がひずむ問題が生じる。記録信号に低周波成分が多
い時には、回転トランスの周波数特性を低域までのばす
必要が生じる。更に、隣接するトラック間で記録ヘッド
のギャップの延長方向を異ならせることにより、隣接す
るトラック間のクロストークを抑圧する記録方法を用い
ている場合には、記録信号の低周波成分に関するクロス
トーク抑圧効果が不十分となる。

【０００４】表面に反射層が被着された光学的なデイス
クを再生する場合、反射層に付着したゴミ、反射層の傷
などによって直流的なノイズが発生する。デイスクに記
録されているディジタル信号が直流分を含まないもので
あれば、直流的なノイズをフイルタによって除去するこ
とができる。

【０００５】上述の点から記録信号の直流分を零とする
ことが要請される。そこで、変形ミラー（Ｍ² と表す）
変調が提案されている。更に、Ｍ² 変調より直流分の抑
圧効果を改良した変調方法（Ｍ³ 変調と表す）が提案さ
れている。

【０００６】

【発明が解決しようとする課題】これらのＭ² 変調方法
及びＭ³ 変調方法は、変調出力の最小反転間隔がＴ（但
し、Ｔは、１ビットセルの長さ）で最大反転間隔が３Ｔ
である。最大反転間隔、即ちデータの値の遷移が生じる
間隔の最大値は、低域成分を減少させ、再生回路におけ
るクロック再生能力を向上させるために、短いことが望
ましい。

【０００７】この発明は、直流分を零にするディジタル
データの変調方法であって、最大反転間隔をＭ² 変調及
びＭ³ 変調と比べてより短くすることができるディジタ
ル復調方法の提供を目的とするのもである。

【０００８】

【課題を解決するための手段】この発明は、第１の値又
は第２の値を有するビットからなるデータビット系列が
（ａ）第２の値のビットが連続するとき該連続する第２
の値のビットのビットセルの境界における反転、（ｂ）
第１の値のビットのビットセルの中央における反転、
（ｃ）第２の値のビットにはさまれた偶数個の第１の値
のビットのうちで、最後の２個の第１の値のビットのビ
ットセルの中央における反転を抑え、この２個の第１の
値のビットセルの境界で反転、（ｄ）第２の値のビット
の後に続く偶数個の第１の値のビットの次の位置に、
（第２の値のビット、第１の値のビット）の２ビットの
パターンが来た時に、この２ビットのうちの第２の値の
ビットのビットセルの中央で反転、の条件を満足するよ
うに、状態遷移としての反転を生じさせて生成された変
調信号を復調しデータビット系列を得るために（ｅ）ビ
ットセルの境界での信号反転を検出するためのエッジ反
転検出手段と、（ｆ）ビットセルの中央での信号反転を
検出するためのセンタ反転検出手段とエッジ反転検出手
段の出力、センタ反転検出手段の出力及び復調出力を遅
延するための遅延手段と、（ｈ）エッジ反転検出手段、
センタ反転検出手段及び遅延手段の出力に基づいて
（ｃ）に対応してデータビットが第１の値であるにもか
かわらずビットセルの境界で信号反転しているとき及び
（ｄ）に対応して第２の値のビットセルの中央で信号反
転しているときを判別する手段を備えることを特徴とす
るディジタルデータの復調方法である。

【０００９】

【実施例】この発明の実施例では、第１の値を論理的な
１とし、第２の値を論理的な０としている。この対応を
入れ換えることは、勿論可能である。この発明を適用で
きるディジタル変調方法の第１の例について説明する。

【００１０】第１の例では、次の（ａ）〜（ｄ）の規則
にしたがって状態遷移としての反転を生じさせる。 （ａ）ビット０ではさまれたビットセルの境界における
反転。 （ｂ）ビット１は、ビットセルの中央における反転。 （ｃ）ビット０にはさまれた偶数個のビット１のうち、
最後の２個のビット１は、中央での反転を抑え、この２
個のビット１のビットセルの境界で反転を生じさせる。 （ｄ）ビット０の後に続く偶数個のビット１の次に（０
１１０）のパターンが来た時、この４ビットのうちの最
初のビット０のビットセルの中央で反転を生じさせる。

【００１１】上述の（ａ）及び（ｂ）の規則は、Ｍ² 変
調で知られるものである。（ａ）及び（ｂ）の規則のみ
では、（０１１・・・・１１０）のように、ビット０で
はさまれたｎ個（但し、ｎ≧１で、ｎが偶数）のデータ
ビット列の場合に、直流分が発生する。ｎが奇数の場合
には、前に位置する０の極性と、後に位置する０の極性
とが反対となり、直流分が発生しない。直流分が発生す
るかどうかは、ＤＳＶ（１を＋１とし、０を−１とした
時の積分値）が０に収束するか、又は発散するかによっ
て判定される。

【００１２】そこで、（ｃ）の規則によって、ビット０
ではさまれた偶数個の１の場合でも、直流分が発生しな
いようにされる。この（ａ）（ｂ）（ｃ）の規則では、
最大反転間隔として３Ｔが生じる。これを抑えるために
（ｄ）の規則が必要とされる。

【００１３】図１Ａは、連続する多数のビットセル（各
ビットセルの長さＴ）の各々に１ビットずつが配された
データビット系列ＤINを示す。変調規則（ａ）〜（ｄ）
が図１Ｃに示すように適用されて図１Ｂに示す変調出力
データＤOUT が形成される。図１Ａに示すように、（０
１１１１）と０に続く４個の１の次に（０１１０）のパ
ターンが来ている場合、まず、規則（ｃ）によって、最
後の２個のビット１は、中央での反転が抑えられ、この
２個のビット１のビットセルの境界で反転が生じるよう
にされる。そして、規則（ｄ）によって、（０１１０）
の４ビットのうちの最初のビット０のビットセルの中央
で反転が生じる。したがって、この部分の反転間隔は、
１．５Ｔとなる。

【００１４】図１Ｄは、規則（ａ）（ｂ）（ｃ）によっ
て変調した時の変調出力を示している。図１Ｂの変調出
力と、規則（ｄ）の適用されるビットセルまでは、同一
の波形となり、この部分の図示が省略されている。この
図１Ｄから明らかなように、規則（ｄ）がないと、３Ｔ
の最大反転間隔が生じる。

【００１５】変調方法の第１の例は、最大反転間隔が
２．５Ｔと短くすることができる。発生しうる反転間隔
は、Ｔ、１．５Ｔ、２Ｔ、２．５Ｔの４種類である。こ
のことを利用して、変調出力に付加される同期パターン
として、例えば反転間隔が３Ｔの長さのものを用いるこ
とができる。また、この発明の第１の実施例では、偶数
個の１の終わりの２ビットから始まる（１１０１１０）
の部分のＤＳＶが図２Ｄと同様に０となり、ＤＳＶが発
散せず、直流分を０とすることができる。

【００１６】この発明を適用できる変調方法の第２の例
について説明する。第２の例では、次の（ａ）〜（ｄ）
の規則にしたがって反転を生じさせる。 （ａ）ビット０ではさまれたビットセルの境界における
反転。 （ｂ）ビット１は、ビットセルの中央における反転。 （ｃ）ビット０にはさまれた偶数個のビット１のうち、
最後の２個のビット１は、中央での反転を抑え、この２
個のビット１のビットセルの境界で反転を生じさせる。 （ｄ）ビット０の後に続く偶数個のビット１の次に、
（０１）のパターンが来た時、この２ビット（０１）の
０のビットセルの中央で反転を生じさせる。

【００１７】上述の（ａ）（ｂ）（ｃ）の規則は、第１
の例と同一である。また、（ｄ）の規則は、第１の例の
（ｄ）の規則を拡張したものであり、適用範囲がより広
い。

【００１８】図２Ａに示すような連続する多数のビット
セルの各々に１ビットずつが配されたデータビット系列
ＤINに対して、図２Ｃに示すように、上述の第２の例の
（ａ）（ｂ）（ｃ）（ｄ）の何れかの変調の規則が適用
され、図２Ｂに示す変調出力データＤOUT が得られる。
図２Ｄは、（ｄ）の規則を用いない時の変調出力データ
を示している。但し、図２Ｄでは（ｄ）の変調規則が適
用されるまでの図２Ｂと同一の波形の部分は、図示され
ていない。

【００１９】図２Ａで、（０１１０１１０１０）のデー
タビット系列の部分では、まず、２個の１が０にはさま
れているから、（ｃ）の規則によって、２個の１の互い
のビットセルの境界で反転を生じさせる。そして、（０
１）のビットパターンが後続しているので、（ｄ）の規
則が適用され、この２ビットの０のビットセルの中央で
反転を生じさせる。更に、この（０１）を含む（０１１
０）のビットパターンに対して、（ｃ）の規則が適用さ
れ、２個の１の互いのビットセルの境界で反転を生じさ
せる。後の２ビット（１０）は、１のビットのビットセ
ルの中央で反転を生じさせる。これによって、反転間隔
は、１．５Ｔ、１．５Ｔ、１．５Ｔ、Ｔとなる。

【００２０】（ｄ）の規則がない時の図２Ｄに示す波形
は、この区間の反転間隔が３Ｔ、２．５Ｔとなる。つま
り、この３Ｔの反転間隔が２個の１．５Ｔの反転間隔に
分けられ、この２．５Ｔの反転間隔が、１．５Ｔ及びＴ
の反転間隔に分けられる。この区間のみに着目したＤＳ
Ｖは、図２Ｂ及び図２Ｄから明らかなように、規則
（ｄ）を適用するかどうかにかかわらず、（＋０．５）
となる。この第２の例は、直流分を零とすることがで
き、最大反転間隔を２．５Ｔと短くすることができる。

【００２１】更に、図２Ｂから分かるように、この第２
の例は、２．５Ｔの反転間隔が連続して生じない。
（ｄ）の規則がないと、図２Ｄに示すように、２．５Ｔ
が連続する場合が生じる。このことを利用して、この第
２の例は、２．５Ｔの反転間隔が連続するビットパター
ンを同期パターンとして用いることができる。

【００２２】この発明の変調方法を実施するために使用
される変調回路の一例を図３に示す。１で示す入力端子
からＮＲＺのデータビット系列ＤINが供給され、シフト
レジスタ２によりシリアル→パラレル変換される。シフ
トレジスタ２は、３ビットのもので、データビットの連
続する３ビットＡ（０）、Ａ（１）、Ａ（２）が取り出
され、変調ロジック３に供給される。データビットＡ
（０）が現在のビットであり、Ａ（１）、Ａ（２）は、
未来のビットである。

【００２３】ビットＡ（１）がＪＫフリップフロップ４
のＪ入力とされる。このフリップフロップ４のＫ入力と
して、常に１のデータが与えられている。フリップフロ
ップ４のＪ入力が１となり、ビットクロックＢＣが加わ
ると、フリップフロップ４の出力が反転し、Ｊ入力が０
となると、その出力が０となる。フリップフロップ４の
出力は、Ａ（０）と同期している。このフリップフロッ
プ４の出力ＯＤ（０）は、０ではさまれた連続する１の
ビットが入力されている期間では、トグル動作を行うの
で、０ではさまれた１の数が奇数個の時に、ＯＤ（０）
が１となり、これが偶数個の時に、ＯＤ（０）が０とな
る。このフリップフロップ４の出力が変調ロジック３に
供給される。

【００２４】変調ロジック３は、次の論理式に表される
センター反転信号Ｃｔ（０）及びエッジ反転信号Ｅｇ
（０）を発生する組合せ回路又はＲＯＭである。但し、
以下の説明中、↓は、否定を意味する記号である。 Ｃｔ（０）＝Ａ（０）・Ａ（１）・Ａ（2)＋Ａ（０）・↓ＯＤ（０）・Ａ（１ ）・↓Ａ（２）＋ＯＤ（０）・↓Ａ（１） Ｅｇ（０）＝↓Ａ（０）・↓Ａ（１）＋ＯＤ（０）・Ａ（１）・↓Ａ（２）

【００２５】Ｃｔ（0)が１の時にＡ（０）のビットセル
の中央で反転が生じる。Ａ（０）・Ａ（１）・Ａ（２）
の項は、後続する２ビットが、共に１である時、即ちＡ
（０）が１で、且つ連続する１の最後の２ビットに含ま
れない時に１となる。次のＡ（０）・↓ＯＤ（０）・Ａ
（１）・↓Ａ（２）の項は、Ａ（０）が０ではさまれた
ビット１の連続のうちの終わりの２ビット（Ａ（０）Ａ
（１））に含まれ、且つＡ（０）が偶数番目のビット１
である時に１となる。ＯＤ（０）・↓Ａ（１）の項は、
Ａ（０）が奇数番目の１であり、次のビットが０の時に
１となる。Ｃｔ（０）が１となることは、変調規則
（ｂ）によって、ビットセルの中央で反転を生じさせる
ことである。

【００２６】Ｅｇ（０）が１の時にＡ（０）のビットセ
ルの境界で反転が生じる。↓Ａ（０）・↓Ａ（１）の項
は、ビット０が２個連続する時に１となる。これは、変
調規則（ａ）と対応している。ＯＤ（０）・Ａ（１）・
↓Ａ（２）の項は、Ａ（０）が０の前の２ビット（１
１）の最初の１であり、且つＡ（０）が奇数番目（即ち
Ａ（１）が偶数番目）の１である時に１となる。この項
は、変調規則（ｃ）と対応している。

【００２７】また、変調ロジック３は、（ｄ）の変調規
則によって反転を生じさせるために、次の論理式で表さ
れる判別信号ＥＶ１（０）を出力する。 ＥＶ１（０）＝ＯＤ（０）・Ａ（１）・↓Ａ（２） この信号ＥＶ１（０）は、エッジ反転信号Ｅｇ（０）の
論理式に含まれる項のひとつである。この判別信号ＥＶ
１（０）が１となるのは、上述と同様に（ｃ）の変調規
則が適用される場合である。

【００２８】判別信号ＥＶ１（０）が３ビットのシフト
レジスタ５及びスイッチ回路６の入力端子７Ａに供給さ
れる。スイッチ回路６は、他に入力端子７Ｂ及び７Ｃを
有する。入力端子７Ｂにシフトレジスタ２からビットＡ
（０）が供給され、入力端子７Ｃに常に０の入力が供給
されている。

【００２９】スイッチ回路６の出力とシフトレジスタ５
により３ビット遅延された判別信号ＥＶ１（−３）とが
ＡＮＤゲート８に供給される。このＡＮＤゲート８の出
力がＯＲゲート９の一方の入力端子に供給される。ＯＲ
ゲート９の他方の入力端子には、フリップフロップ１０
により１ビット遅延されたセンター反転信号Ｃｔ（−
１）が供給される。このＯＲゲート９の出力Ｃｔ´（−
１）とフリップフロップ１１により１ビット遅延された
エッジ反転信号Ｅｇ（−１）とがシフトレジスタ１２の
パラレル入力に供給される。

【００３０】スイッチ回路６は、第１の例の変調を行う
時に入力端子７Ａが選択され、第２の例の変調を行う時
に入力端子７Ｂが選択され、（ｄ）を除く（ａ）（ｂ）
（ｃ）の変調規則によって変調を行う時に入力端子７Ｃ
が選択される。ＡＮＤゲート８の出力に第１の例又は第
２の例の変調規則（ｄ）によるセンター反転信号が取り
出される。入力端子７Ｃに常に０の入力が与えられてい
ることにより、ＡＮＤゲート８の出力が常に０となり、
変調規則（ｄ）が用いられない。

【００３１】シフトレジスタ１２は、パラレル→シリア
ル変換を行うもので、そのシリアル出力ＴＧがトグルフ
リップフロップ１３の入力とされている。フリップフロ
ップ１３の出力が変調出力ＤOUT として出力端子１４に
取り出される。端子１５には、０．５Ｔの周期のクロッ
ク２ＢＣが供給され、このクロック２ＢＣがシフトレジ
スタ１２及びフリップフロップ１３のクロック入力とさ
れる。また、クロック２ＢＣを（１／２）分周回路１６
によって分周することで形成された周期Ｔを有するビッ
トクロックＢＣがシフトレジスタ１２のシフト／ロード
制御信号とされると共に、他のシフトレジスタ２、５及
びフリップフロップ４、１０、１１のクロック入力とさ
れる。シフトレジスタ１２は、クロックＢＣが１の区間
でクロック２ＢＣによりシフト動作を行い、これが０の
区間でパラレルロード動作を行う。

【００３２】図４は、この変調回路のタイムチャートで
あり、図４Ａが周期０．５Ｔのクロック２ＢＣを示し、
図４Ｂが周期ＴのクロックＢＣを示す。入力データビッ
ト系列ＤINの一例として図２Ａに示すものが加えられた
時の信号波形が図４に示されている。

【００３３】したがって、シフトレジスタ２から図４Ｃ
に示すように、Ｔずつ遅延された３個のデータビット系
列が現れ、夫々にＡ（２）、Ａ（１）、Ａ（０）のビッ
トが含まれる。図４Ｄは、ビットＡ（０）が１で奇数番
目の時に１となる信号ＯＤ（０）である。図４Ｅは、中
央で反転を生じさせるビットセルで１となるセンター反
転信号Ｃｔ（０）を示す。図４Ｆは、エッジで反転を生
じさせるビットセルで１となるエッジ反転信号Ｅｇ
（０）である。このエッジ反転信号Ｅｇ（０）がフリッ
プフロップ１１によりＴ遅延されて、図４Ｉに示すエッ
ジ反転信号Ｅｇ（−１）となる。

【００３４】エッジ反転信号Ｅｇ（０）のうちで、変調
規則（ｃ）によって１となるのは、図４Ｇに示す判別信
号ＥＶ１（０）の１の区間である。この判別信号ＥＶ１
（０）がシフトレジスタ５によって３Ｔ遅延され、図４
Ｈに示すパルス信号ＥＶ１（−３）となる。

【００３５】第１の例即ちスイッチ回路６の入力端子７
Ａが選択される時には、ＥＶ１（０）及びＥＶ１（−
３）の両者のＡＮＤ出力がＯＲゲート９にＣｔ（−１）
と共に供給される。このＯＲゲート９の出力Ｃｔ´（−
１）とＥｇ（−１）とがビットクロックＢＣによってシ
フトレジスタ１２にパラレルロードされ、クロック２Ｂ
Ｃによって出力される。したがって、図４Ｊに示すパル
ス信号ＴＧがシフトレジスタ１２から出力され、その立
下りでフリップフロップ１３が反転し、図４Ｊに示す変
調出力ＤOUT が形成される。

【００３６】スイッチ回路６の入力端子７Ｂが選択され
る第２の例では、遅延された判別信号ＥＶ１（−３）
（図４Ｈ）とＡ（０）（図４Ｃ）とのＡＮＤ出力がＯＲ
ゲート９に供給され、図４Ｋに示すＯＲゲート９の出力
Ｃｔ´（−１）が発生する。そして、この図４Ｋに示す
ように、シフトレジスタ１２からの出力ＴＧがフリップ
フロップ１３に供給され、変調出力ＤOUT が得られる。
この変調出力ＤOUT は、図２Ｂに示す波形と同一のもの
である。

【００３７】図５は、この発明による復調回路の一例の
構成を示す。この復調回路は、第１の例、第２の例及び
変調規則（ａ）（ｂ）（ｃ）を用いた変調の何れにも適
用することができるものである。２１で示す入力端子に
再生された変調信号ＤINが供給される。復調回路に対す
る入力データＤINがフリップフロップ２２及び２３の縦
続接続に供給される。この入力データＤINから抽出さ
れ、端子２５からの周期０．５Ｔのクロック↓２ＢＣが
フリップフロップ２２、２３のクロック入力とされる。
フリップフロップ２２及び２３の出力がイクスクルーシ
ブＯＲゲート２４に供給され、このイクスクルーシブＯ
Ｒゲート２４の出力に反転検出信号が取り出される。反
転検出信号は、反転位置の０．５Ｔの期間で１となるパ
ルス信号である。

【００３８】この反転検出信号がシフトレジスタ２６に
入力され、シリアル→パラレル変換の処理を受け、２ビ
ットパラレルの信号とされる。シフトレジスタ２６は、
クロック↓２ＢＣでシフト動作を行う。クロック↓２Ｂ
Ｃをインバータ２７で反転し、（１／２）分周回路２８
で分周したものがビットクロックＢＣとされる。この
（１／２）分周回路２８には、変調された信号に付加さ
れているシンクパターンを検出することで形成されたリ
セットパルスが供給され、ビットクロックＢＣの位相が
変調時のビットクロックの位相と一致するようになされ
る。このビットクロックＢＣは、シフトレジスタ２６よ
り後に設けられたフリップフロップ及びシフトレジスタ
に対するビットクロックとされる。

【００３９】シフトレジスタ２６の２ビットパラレルの
出力がフリップフロップ２９及び３０の夫々により１ビ
ット遅延され、センター反転信号Ｃｔ´（０）及びエッ
ジ反転信号Ｅｇ（０）とされる。このＣｔ´（０）がＡ
ＮＤゲート３１の一方の入力端子に供給される。ＡＮＤ
ゲート３１の他方の入力端子には、後述する判別信号Ｅ
Ｖ１（−２）がインバータ３２を介して供給される。Ａ
ＮＤゲート３１から出力されるセンター反転信号Ｃｔ
（０）は、中央で反転が生じているビットセルで１とな
り、フリップフロップ３０からのエッジ反転信号Ｅｇ
（０）は、境界で反転が生じているビットセルで１とな
る。

【００４０】これらのセンター反転信号Ｃｔ（０）及び
エッジ反転信号Ｅｇ（０）とこの各々をフリップフロッ
プ３３及び３４でＴ遅延した信号Ｅｇ（−１）及びＣｔ
（−１）が復調ロジック３６に供給される。ＪＫフリッ
プフロップ３５のＪ入力にセンター反転信号Ｃｔ（０）
が供給される。このフリップフロップ３５のＫ入力は、
常に１とされている。したがって、フリップフロップ３
５の出力には、Ｃｔ（−１）の１となるものが奇数番目
の時に１となるパルスＯＤｃ（−１）が発生し、これが
復調ロジック３６に供給される。

【００４１】復調ロジック３６は、次の論理式に基づい
た出力を発生する組合せ回路又はＲＯＭである。

【００４２】 ＥＶ１（０）＝Ｅｇ（０）・Ｃｔ（−１）・↓ＯＤｃ（−１） ＋Ｅｇ（０）・↓Ｅｇ（−１）・↓Ｄ（−１） Ｄ（０）＝ Ｃｔ（０）＋ＥＶ１（０）＋ＥＶ１（−１）

【００４３】この復調ロジック３６は、復調出力が１と
なるものを検出するものである。復調ロジック３６の出
力Ｄ（０）がフリップフロップ３７によりＴ遅延されて
出力端子３８に復調出力（ＮＲＺの波形）として取り出
される。これと共に、フリップフロップ３７の出力がＤ
（−１）として復調ロジック３６に入力される。復調ロ
ジック３６からの判別信号ＥＶ１（０）が２ビットのシ
フトレジスタ３９に供給される。このシフトレジスタ３
９からの判別信号ＥＶ１（−１）が復調ロジック３６に
供給され、判別信号ＥＶ１（−２）がインバータ３２を
介してＡＮＤゲート３１に供給される。

【００４４】変調規則（ｂ）から、Ｃｔ（０）が１の時
には、復調出力Ｄ（０）が１となることは明らかであ
る。また、変調規則（ｃ）によって、データビットが１
であるにもかかわらず、境界で反転している時は、判別
信号ＥＶ１（０）が１となる。上記の論理式のＥｇ
（０）・Ｃｔ（−１）・↓ＯＤｃ（−１）の項は、図６
Ａに示すように、元のデータ系列で１が４個以上（図示
の例は、４個）の偶数個在り、そのうちの最後の１で１
となる。このデータ系列の場合には、図６Ｂに示す変調
信号ＤINが復調回路に供給される。

【００４５】このため、図６Ｂに示すように、センター
反転信号Ｃｔ（−１）及びエッジ反転信号Ｅｇ（０）が
共に１となる。このＣｔ（−１）が１となるのは、偶数
番目の１の時であるため、ＯＤｃ（−１）が０である。
したがって、これらの条件によって、図６Ｃに示すよう
に、ＥＶ１（０）が１となる。また、シフトレジスタ３
９によって２Ｔ遅延された↓ＥＶ１（−２）が０とな
る。これによって、ＡＮＤゲート３１をセンター反転信
号が通ることができなくなる。これは、変調規則（ｄ）
により生じる０のビットセルの中央での反転を禁止する
ためである。

【００４６】上記の論理式のＥｇ（０）・↓Ｅｇ（−
１）・↓Ｄ（−１）の頃は、図７Ａに示すように元のデ
ータ系列が２個の１が連続する場合を検出するためのも
のである。この場合には、図７Ｂに示すように、ビット
セルの境界で反転が生じる変調信号ＤINが発生する。こ
の図７Ａ及び図７Ｂから明らかなように、上記の項の各
成分が１となり、図７Ｃに示すように、判別信号ＥＶ１
（０）が１となる。また、変調規則（ｄ）が適用される
と、２個の１の後の０のビットセルの中央で反転が生じ
る。この中央での反転の検出出力を禁止するために、Ｅ
Ｖ１（−２）がＡＮＤゲート３１に供給される。

【００４７】なお、上述の構成以外に、変調回路及び復
調回路としては、種々の回路構成が可能である。

【００４８】

【発明の効果】この発明によって復調することが可能な
ディジタルデータの変調方法は、直流分を零とすること
ができるので、回転ヘッドを用いた記録装置、光学的な
ディスク再生装置などのチャンネルコーディングに適用
することにより、記録波形のひずみ（ピークシフト）の
減少や低域周波数のノイズの除去を行うことができる。
また、この発明によって復調可能な変調方法は、Ｍ² 変
調及びＭ³ 変調と比べて最大反転間隔を短くすることが
でき、変調出力の低域成分の一層の減少を図ることがで
きると共に、クロック再生能力を向上させることができ
る。

【図面の簡単な説明】

【図１】この発明を適用できる変調方法の第１の例の説
明に用いる波形図である。

【図２】変調方法の第２の例の説明に用いる波形図であ
る。

【図３】変調回路の一例のブロック図である。

【図４】変調回路の説明に用いるタイムチャートであ
る。

【図５】この発明が適用された復調回路の一例のブロッ
ク図である。

【図６】この復調回路の説明に用いるタイムチャートで
ある。

【図７】この復調回路の説明に用いるタイムチャートで
ある。

【符号の説明】

１ データビット系列の入力端子 ３ 変調ロジック ６ スイッチ回路 ２１ 変調されたデータビット系列の入力端子 ３６ 復調ロジック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の値又は第２の値を有するビットか
   らなるデータビット系列が（ａ）上記第２の値のビット
   が連続するとき該連続する第２の値のビットのビットセ
   ルの境界における反転、 （ｂ）上記第１の値のビットのビットセルの中央におけ
   る反転、 （ｃ）上記第２の値のビットにはさまれた偶数個の上記
   第１の値のビットのうちで、最後の２個の上記第１の値
   のビットのビットセルの中央における反転を抑え、この
   ２個の上記第１の値のビットセルの境界で反転、 （ｄ）上記第２の値のビットの後に続く偶数個の上記第
   １の値のビットの次の位置に、（上記第２の値のビッ
   ト、上記第１の値のビット）の２ビットのパターンが来
   た時に、この２ビットのうちの上記第２の値のビットの
   ビットセルの中央で反転、 の条件を満足するように、状態遷移としての反転を生じ
   させて生成された変調信号を復調し上記データビット系
   列を得るために（ｅ）ビットセルの境界での信号反転を
   検出するためのエッジ反転検出手段と、 （ｆ）ビットセルの中央での信号反転を検出するための
   センタ反転検出手段と上記エッジ反転検出手段の出力、
   センタ反転検出手段の出力及び復調出力を遅延するため
   の遅延手段と、 （ｈ）上記エッジ反転検出手段、センタ反転検出手段及
   び遅延手段の出力に基づいて上記（ｃ）に対応してデー
   タビットが第１の値であるにもかかわらずビットセルの
   境界で信号反転しているとき及び上記（ｄ）に対応して
   第２の値のビットセルの中央で信号反転しているときを
   判別する手段を備えることを特徴とするディジタルデー
   タの復調方法。