JPH0573441A - パーソナルコンピユータ - Google Patents
パーソナルコンピユータInfo
- Publication number
- JPH0573441A JPH0573441A JP3234685A JP23468591A JPH0573441A JP H0573441 A JPH0573441 A JP H0573441A JP 3234685 A JP3234685 A JP 3234685A JP 23468591 A JP23468591 A JP 23468591A JP H0573441 A JPH0573441 A JP H0573441A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- flash eeprom
- contents
- personal computer
- bios
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stored Programmes (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＢＩＯＳメモリとしてフラッシュＥ
ＥＰＲＯＭを使用した場合にメモリ内容を保証して安全
に書き込みができる機構を備えたパーソナルコンピュー
タを構築することを主な特徴とする。 【構成】パーソナルコンピュータのＢＩＯＳメモリとな
るフラッシュＥＥＰＲＯＭ１と、このＲＯＭ１の内容を
変更する際、アクセス範囲が設定されるレジスタ２と、
上記ＲＯＭ１のメモリ空間の少なくとも一部を上記レジ
スタ２の出力によって切り換えて書き込みを実行するメ
モリアクセス制御回路１Ａとを備え、上記レジスタ２の
内容によりメモリの一部または全部を切り換えて書き込
むことにより、ＢＩＯＳ内容書換え中のトラブル発生を
回避したことを特徴とする。
ＥＰＲＯＭを使用した場合にメモリ内容を保証して安全
に書き込みができる機構を備えたパーソナルコンピュー
タを構築することを主な特徴とする。 【構成】パーソナルコンピュータのＢＩＯＳメモリとな
るフラッシュＥＥＰＲＯＭ１と、このＲＯＭ１の内容を
変更する際、アクセス範囲が設定されるレジスタ２と、
上記ＲＯＭ１のメモリ空間の少なくとも一部を上記レジ
スタ２の出力によって切り換えて書き込みを実行するメ
モリアクセス制御回路１Ａとを備え、上記レジスタ２の
内容によりメモリの一部または全部を切り換えて書き込
むことにより、ＢＩＯＳ内容書換え中のトラブル発生を
回避したことを特徴とする。
Description
【０００１】
【０００２】
【産業上の利用分野】この発明は、電気的に書換可能な
不揮発性メモリ（フラッシュＥＥＰＲＯＭ）をＢＩＯＳ
（基本入出力制御システム）メモリとして使用するパー
ソナルコンピュータに関する。
不揮発性メモリ（フラッシュＥＥＰＲＯＭ）をＢＩＯＳ
（基本入出力制御システム）メモリとして使用するパー
ソナルコンピュータに関する。
【０００３】
【従来の技術】従来、パーソナルコンピュータの分野で
は、電源投入時やシステムリセット時にＣＰＵが実行を
開始する基本入出力制御システムと称されるＢＩＯＳプ
ログラムが格納されるメモリにはＲＯＭが使用されてい
る。この際のＢＩＯＳメモリとしては書き換え不可能な
ＲＯＭが使用されており、従って、内容の変更が発生し
た場合は、ＲＯＭ交換の必要がある。
は、電源投入時やシステムリセット時にＣＰＵが実行を
開始する基本入出力制御システムと称されるＢＩＯＳプ
ログラムが格納されるメモリにはＲＯＭが使用されてい
る。この際のＢＩＯＳメモリとしては書き換え不可能な
ＲＯＭが使用されており、従って、内容の変更が発生し
た場合は、ＲＯＭ交換の必要がある。
【０００４】ＲＯＭがソケットに実装されている場合
は、筐体を開けＲＯＭを交換すればよいため作業は比較
的簡単である。しかし、ソケットはＲＯＭ単体に比べて
実装空間を多く必要とするため実装上不利となる。一
方、ソケットを使用しない場合は実装面では有利である
が、ＲＯＭを交換する場合は製品から基板を取り外して
専用のツールでＲＯＭを交換する必要があり作業性は非
常に悪くなる。このような背景から、ＢＩＯＳメモリと
して電気的に書き換え可能な不揮発性メモリ、いわゆる
フラッシュＥＥＰＲＯＭを使用することが予想される。
は、筐体を開けＲＯＭを交換すればよいため作業は比較
的簡単である。しかし、ソケットはＲＯＭ単体に比べて
実装空間を多く必要とするため実装上不利となる。一
方、ソケットを使用しない場合は実装面では有利である
が、ＲＯＭを交換する場合は製品から基板を取り外して
専用のツールでＲＯＭを交換する必要があり作業性は非
常に悪くなる。このような背景から、ＢＩＯＳメモリと
して電気的に書き換え可能な不揮発性メモリ、いわゆる
フラッシュＥＥＰＲＯＭを使用することが予想される。
【０００５】
【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
ＭをＢＩＯＳメモリとして使用し、煩わしいＲＯＭ交換
を不要にしたとする。この場合、通常使用では問題ない
が、内容書き換え中に、停電など不慮のトラブルが発生
した場合、ＢＩＯＳプログラムの内容を保証できなくな
リ、システムが正常に動作しない等の不都合が発生する
可能性がある。
ＭをＢＩＯＳメモリとして使用し、煩わしいＲＯＭ交換
を不要にしたとする。この場合、通常使用では問題ない
が、内容書き換え中に、停電など不慮のトラブルが発生
した場合、ＢＩＯＳプログラムの内容を保証できなくな
リ、システムが正常に動作しない等の不都合が発生する
可能性がある。
【０００６】この発明は上記事情に鑑みてなされたもの
であり、ＢＩＯＳメモリとしてフラッシュＥＥＰＲＯＭ
を使用した場合に安全に書き込む機構を備えたパーソナ
ルコンピュータを提供することを目的とする。
であり、ＢＩＯＳメモリとしてフラッシュＥＥＰＲＯＭ
を使用した場合に安全に書き込む機構を備えたパーソナ
ルコンピュータを提供することを目的とする。
【０００７】
【０００８】
【課題を解決するための手段】本発明のパーソナルコン
ピュータは、ＢＩＯＳプログラムが格納される電気的に
書換え可能な不揮発性メモリと、このメモリに対するア
クセス範囲が設定されるレジスタと、上記メモリ空間の
少なくとも一部を上記レジスタ出力によって切り換え、
書き込みを実行するメモリアクセス制御回路とを具備す
ることを特徴とする。
ピュータは、ＢＩＯＳプログラムが格納される電気的に
書換え可能な不揮発性メモリと、このメモリに対するア
クセス範囲が設定されるレジスタと、上記メモリ空間の
少なくとも一部を上記レジスタ出力によって切り換え、
書き込みを実行するメモリアクセス制御回路とを具備す
ることを特徴とする。
【０００９】
【作用】本発明は、パーソナルコンピュータのＢＩＯＳ
メモリとしてフラッシュＥＥＰＲＯＭを使用し、内容変
更の際、アクセス範囲が設定されるレジスタならびにメ
モリアクセス制御回路により、メモリの一部または全部
を切り換えて書き込むことにより、ＢＩＯＳ内容書換え
中に、不慮のトラブルが発生してもシステムを正常に動
作させることを実現する。このことにより、メモリ内容
書き換え時の安全性向上が図れると共に、メモリ内容書
き換え時の作業性向上ならびに、部品の実装空間の省ス
ペース化に寄与する。
メモリとしてフラッシュＥＥＰＲＯＭを使用し、内容変
更の際、アクセス範囲が設定されるレジスタならびにメ
モリアクセス制御回路により、メモリの一部または全部
を切り換えて書き込むことにより、ＢＩＯＳ内容書換え
中に、不慮のトラブルが発生してもシステムを正常に動
作させることを実現する。このことにより、メモリ内容
書き換え時の安全性向上が図れると共に、メモリ内容書
き換え時の作業性向上ならびに、部品の実装空間の省ス
ペース化に寄与する。
【００１０】
【実施例】図１は本発明の実施例を示すブロック図であ
る。
る。
【００１１】図において、符号１はフラッシュＥＥＰＲ
ＯＭであり、ＢＩＯＳプログラムが書き込まれている。
本発明の実施例では、１２８ＫＢのアドレス空間の内、
６４ＫＢがＣＰＵのアドレス空間に割り当てられてい
る。
ＯＭであり、ＢＩＯＳプログラムが書き込まれている。
本発明の実施例では、１２８ＫＢのアドレス空間の内、
６４ＫＢがＣＰＵのアドレス空間に割り当てられてい
る。
【００１２】符号２はフリップフロップ（Ｆ／Ｆ）であ
り、フラッシュＥＥＰＲＯＭ１の最上位アドレスが設定
されている。符号３はデータバスのビット０（Ｄ０）の
信号であり。フリップフロップ２のデータ入力となる。
符号４はクロック信号（ＣＫ）が転送するクロックライ
ンであり、フリップフロップ２のクロック入力端子へ供
給される。符号５はリセット信号（-Reset）が転送され
るラインであり、フリップフロップ２のリセット入力端
子に供給される。
り、フラッシュＥＥＰＲＯＭ１の最上位アドレスが設定
されている。符号３はデータバスのビット０（Ｄ０）の
信号であり。フリップフロップ２のデータ入力となる。
符号４はクロック信号（ＣＫ）が転送するクロックライ
ンであり、フリップフロップ２のクロック入力端子へ供
給される。符号５はリセット信号（-Reset）が転送され
るラインであり、フリップフロップ２のリセット入力端
子に供給される。
【００１３】符号６はアドレスバスであり、フラッシュ
ＥＥＰＲＯＭ１に対してアドレス（Ａ０〜Ａ１５）が転
送される。符号７はチップセレクト信号（ -ＣＳ）が転
送されるラインであり、フラッシュＥＥＰＲＯＭ１のＣ
Ｓ端子に供給される。符号８は出力イネーブル信号（ -
ＯＥ）が転送されるラインであり、フラッシュＥＥＰＲ
ＯＭ１のＯＥ端子へ供給される。符号９は書き込み許可
信号（ -ＷＥ）が転送されるラインであり、フラッシュ
ＥＥＰＲＯＭ１のＷＥ端子へ供給される。符号１０はフ
ラッシュＥＥＰＲＯＭ１の動作用電源（Ｖｐｐ）であ
り、フラッシュＥＥＰＲＯＭ１に対するデータ書き込
み、消去用の電圧入力である。符号１１はデータバスで
あり、フラッシュＥＥＰＲＯＭ１の入出力データ（Ｄ０
〜Ｄ７）が転送される。以下、本発明の実施例の動作に
ついて詳細に説明する。
ＥＥＰＲＯＭ１に対してアドレス（Ａ０〜Ａ１５）が転
送される。符号７はチップセレクト信号（ -ＣＳ）が転
送されるラインであり、フラッシュＥＥＰＲＯＭ１のＣ
Ｓ端子に供給される。符号８は出力イネーブル信号（ -
ＯＥ）が転送されるラインであり、フラッシュＥＥＰＲ
ＯＭ１のＯＥ端子へ供給される。符号９は書き込み許可
信号（ -ＷＥ）が転送されるラインであり、フラッシュ
ＥＥＰＲＯＭ１のＷＥ端子へ供給される。符号１０はフ
ラッシュＥＥＰＲＯＭ１の動作用電源（Ｖｐｐ）であ
り、フラッシュＥＥＰＲＯＭ１に対するデータ書き込
み、消去用の電圧入力である。符号１１はデータバスで
あり、フラッシュＥＥＰＲＯＭ１の入出力データ（Ｄ０
〜Ｄ７）が転送される。以下、本発明の実施例の動作に
ついて詳細に説明する。
【００１４】パーソナルコンピュータの電源が投入され
ると、フリップフロップ２は初期化される。これによ
り、フラッシュＥＥＰＲＯＭ１の１２８ＫＢのメモリ空
間の内、前半の６４ＫＢがＣＰＵのメモリ空間として直
接アクセス可能となる。このメモリ空間の特定番地に
は、フラッシュＥＥＰＲＯＭ１の書き換えを示すデータ
が書き込まれてあり、書き換えがない場合、ＣＰＵはリ
セット後のスタートアドレスからメモリ内の命令に従い
動作を始める。
ると、フリップフロップ２は初期化される。これによ
り、フラッシュＥＥＰＲＯＭ１の１２８ＫＢのメモリ空
間の内、前半の６４ＫＢがＣＰＵのメモリ空間として直
接アクセス可能となる。このメモリ空間の特定番地に
は、フラッシュＥＥＰＲＯＭ１の書き換えを示すデータ
が書き込まれてあり、書き換えがない場合、ＣＰＵはリ
セット後のスタートアドレスからメモリ内の命令に従い
動作を始める。
【００１５】フラッシュＥＥＰＲＯＭ１の特定番地にフ
ラッシュＥＥＰＲＯＭ１の書き換えを示すデータが書き
込まれている場合、ＣＰＵは入出力またはメモリ空間の
特定番地に割り付けられたフリップフロップ２にデータ
“１”を書き込む。これにより、フラッシュＥＥＰＲＯ
Ｍ１の後半６４ＫＢがＣＰＵから直接アクセス可能とな
り、ＣＰＵはリセット後のスタートアドレスからメモリ
内の命令に従い動作を始める。
ラッシュＥＥＰＲＯＭ１の書き換えを示すデータが書き
込まれている場合、ＣＰＵは入出力またはメモリ空間の
特定番地に割り付けられたフリップフロップ２にデータ
“１”を書き込む。これにより、フラッシュＥＥＰＲＯ
Ｍ１の後半６４ＫＢがＣＰＵから直接アクセス可能とな
り、ＣＰＵはリセット後のスタートアドレスからメモリ
内の命令に従い動作を始める。
【００１６】フラッシュＥＥＰＲＯＭ１の１２８ＫＢの
メモリ空間には、製品製造時に予めプログラムデータが
書き込まれている。フラッシュＥＥＰＲＯＭ１の内容を
変更する場合は、書き換え可能な主記憶（ＲＡＭ）にフ
ラッシュＥＥＰＲＯＭ書き換え用のプログラム、および
書き込みデータをロードした後に、書き込みプログラム
に制御を切り換える。このプログラムは、フリップフロ
ップ２に“０”をセットする。これにより、ＣＰＵはフ
ラッシュＥＥＰＲＯＭ１の前半６４ＫＢのアクセスが可
能となる。プログラムはこのメモリ空間の特定番地に書
き換え無しのデータを書き込む。
メモリ空間には、製品製造時に予めプログラムデータが
書き込まれている。フラッシュＥＥＰＲＯＭ１の内容を
変更する場合は、書き換え可能な主記憶（ＲＡＭ）にフ
ラッシュＥＥＰＲＯＭ書き換え用のプログラム、および
書き込みデータをロードした後に、書き込みプログラム
に制御を切り換える。このプログラムは、フリップフロ
ップ２に“０”をセットする。これにより、ＣＰＵはフ
ラッシュＥＥＰＲＯＭ１の前半６４ＫＢのアクセスが可
能となる。プログラムはこのメモリ空間の特定番地に書
き換え無しのデータを書き込む。
【００１７】次に、プログラムはフリップフロッブ２に
データ“１”をセットする。これにより、フラッシュＥ
ＥＰＲＯＭ１は１２８ＫＢのメモリ空間の内、後半の６
４ＫＢがＣＰＵのメモリ空間として直接アクセス可能と
なる。次に、プログラムはフラッシュＥＥＰＲＯＭ１の
消去・書き込みアルゴリズムに従って、書き換え用のデ
ータをフラッシュＥＥＰＲＯＭ１の後半６４ＫＢに書き
込む。書き込みが正常に終了した場合、プログラムはフ
リップフロップ２にデータ“０”をセットして、フラッ
シュＥＥＰＲＯＭ１の前半６４ＫＢのメモリ空間をアク
セス可能とした後、このメモリ空間の特定番地にフラッ
シュＥＥＰＲＯＭを書き換えたことを示すデータを書き
込む。
データ“１”をセットする。これにより、フラッシュＥ
ＥＰＲＯＭ１は１２８ＫＢのメモリ空間の内、後半の６
４ＫＢがＣＰＵのメモリ空間として直接アクセス可能と
なる。次に、プログラムはフラッシュＥＥＰＲＯＭ１の
消去・書き込みアルゴリズムに従って、書き換え用のデ
ータをフラッシュＥＥＰＲＯＭ１の後半６４ＫＢに書き
込む。書き込みが正常に終了した場合、プログラムはフ
リップフロップ２にデータ“０”をセットして、フラッ
シュＥＥＰＲＯＭ１の前半６４ＫＢのメモリ空間をアク
セス可能とした後、このメモリ空間の特定番地にフラッ
シュＥＥＰＲＯＭを書き換えたことを示すデータを書き
込む。
【００１８】尚、インテル社製８０８６もしくはこれと
互換のＣＰＵを用いた場合、ＣＰＵメモリ空間の“Ｆ０
０００”〜“ＦＦＦＦＦ”番地に割り付ける必要があ
り、更に各６４ＫＢのアドレス空間の同一アドレスに下
記の様なプログラムを書き込む必要がある。 Ｆ００００：ＦＦＡ ＯＵＴ ＤＸ，ＡＬ ←フリップフロップ２が入出力空間にある場合、レジス
タＤＸには入出力アドレスが設定される。 Ｆ００００：ＦＥＢ ＪＭＰ ＦＦＦＦ：００００ ←CPU リセット時のアドレス。ＡＬ：“０”または
“１”
互換のＣＰＵを用いた場合、ＣＰＵメモリ空間の“Ｆ０
０００”〜“ＦＦＦＦＦ”番地に割り付ける必要があ
り、更に各６４ＫＢのアドレス空間の同一アドレスに下
記の様なプログラムを書き込む必要がある。 Ｆ００００：ＦＦＡ ＯＵＴ ＤＸ，ＡＬ ←フリップフロップ２が入出力空間にある場合、レジス
タＤＸには入出力アドレスが設定される。 Ｆ００００：ＦＥＢ ＪＭＰ ＦＦＦＦ：００００ ←CPU リセット時のアドレス。ＡＬ：“０”または
“１”
【００１９】尚、上述した実施例では切り替え可能なア
ドレスを６４ＫＢとして説明したが、これに限定され
ず、３２ＫＢ、１６ＫＢ、８ＫＢ単位と小さくすること
により、メモリ内容書き換え時に於いて、より顕著な効
果が得られる。
ドレスを６４ＫＢとして説明したが、これに限定され
ず、３２ＫＢ、１６ＫＢ、８ＫＢ単位と小さくすること
により、メモリ内容書き換え時に於いて、より顕著な効
果が得られる。
【００２０】
【発明の効果】以上説明のように本発明によれば以下に
列挙する効果が得られる。 （１）メモリ内容書き換え時のデータの安全性が向上す
る。 （２）メモリ内容書き換え時の作業性が向上する。 （３）部品の実装空間の省スペース化がはかれる。
列挙する効果が得られる。 （１）メモリ内容書き換え時のデータの安全性が向上す
る。 （２）メモリ内容書き換え時の作業性が向上する。 （３）部品の実装空間の省スペース化がはかれる。
【図１】本発明の実施例を示すブロック図。
１…フラッシュＥＥＰＲＯＭ、１Ａ…メモリアクセス制
御回路、２…フリップフロップ（Ｆ／Ｆ）、６…アドレ
スバス、１１…データバス。
御回路、２…フリップフロップ（Ｆ／Ｆ）、６…アドレ
スバス、１１…データバス。
Claims (1)
- 【請求項１】基本入出力制御システムのプログラム情報
が格納される電気的に書換え可能な不揮発性メモリと、
このメモリに対するアクセス範囲が設定されるレジスタ
と、上記メモリ空間の少なくとも一部を上記レジスタ出
力によって切り換え、書き込みを実行するメモリアクセ
ス制御回路とを具備することを特徴とするパーソナルコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234685A JPH0573441A (ja) | 1991-09-13 | 1991-09-13 | パーソナルコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234685A JPH0573441A (ja) | 1991-09-13 | 1991-09-13 | パーソナルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573441A true JPH0573441A (ja) | 1993-03-26 |
Family
ID=16974835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234685A Pending JPH0573441A (ja) | 1991-09-13 | 1991-09-13 | パーソナルコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1084977C (zh) * | 1994-05-07 | 2002-05-15 | 株式会社Ntt都科摩 | 回波消除器及其所使用的学习方法 |
-
1991
- 1991-09-13 JP JP3234685A patent/JPH0573441A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1084977C (zh) * | 1994-05-07 | 2002-05-15 | 株式会社Ntt都科摩 | 回波消除器及其所使用的学习方法 |
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