JPH056947A - 半導体素子を搭載する基板装置 - Google Patents

半導体素子を搭載する基板装置

Info

Publication number
JPH056947A
JPH056947A JP3156856A JP15685691A JPH056947A JP H056947 A JPH056947 A JP H056947A JP 3156856 A JP3156856 A JP 3156856A JP 15685691 A JP15685691 A JP 15685691A JP H056947 A JPH056947 A JP H056947A
Authority
JP
Japan
Prior art keywords
semiconductor element
dielectric constant
mounting board
substrate
low dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3156856A
Other languages
English (en)
Inventor
Takahiro Matsuda
孝博 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3156856A priority Critical patent/JPH056947A/ja
Publication of JPH056947A publication Critical patent/JPH056947A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 十分な放熱効果が得られると共に高密度な配
線ができる半導体素子を搭載する基板装置を得る。 【構成】 低誘電率実装基板１２上に半導体素子１４を
フェースダウンボンディングし、半導体素子１４の低誘
電率実装基板１２接続側と反対側に低熱抵抗実装基板１
１を直接接続した。そして、低誘電率実装基板１２にフ
ェースダウンボンディングされた半導体素子１４へ通電
して所定の動作を行う。それから、半導体素子１４が発
生する熱を半導体素子１４の低誘電率実装基板１２接続
側と反対側に直接接続した低熱抵抗実装基板１１より放
熱する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子を搭載する
基板装置に関し、特に高周波動作を行うと共に発熱量の
大きな半導体素子を搭載する基板装置に関する。
【０００２】
【従来の技術】従来、半導体素子を搭載する基板装置
は、図３に示すように、放熱を行う低熱抵抗実装基板１
１上に低誘電率実装基板１２を搭載し、低誘電率実装基
板１２上に接続用ボール１３を介して半導体素子１４を
フェースダウンボンディングしている。そして、低熱抵
抗実装基板１１には、放熱ブィア１５が立設されてお
り、放熱ブィア１５は低誘電率実装基板１２に穿設され
た穴１６を貫通して半導体素子１４に接続している。こ
れにより、半導体素子１４が発生する熱は放熱ブィア１
５を介して低熱抵抗実装基板１１から放熱されるように
なっている。
【０００３】また、低熱抵抗実装基板１１の両端下部に
は、電気的接続用のピン端子１７が設けられており、ピ
ン端子１７に低誘電率実装基板１２内の配線が接続され
ている。
【０００４】次に動作について説明する。
【０００５】他の装置から送られる電力および信号はピ
ン端子１７、および低誘電率実装基板１２の配線を介し
て半導体素子１４へ供給され、半導体素子１４はその信
号により所定の動作を行う。そして、半導体素子１４が
発生する熱を放熱ブィア１５を介して低熱抵抗実装基板
１１から放熱する。
【０００６】
【発明が解決しようとする課題】従来の半導体素子を搭
載する基板装置は、以上のように半導体素子１４が発生
する熱を放熱ブィア１５を介して低熱抵抗実装基板１１
から放熱するようになっているため、放熱ブィア１５に
よる熱抵抗の増加を招き、十分な放熱効果が得られない
という問題点があった。また、放熱ブィア１５が低誘電
率実装基板１２内を貫通するため、低誘電率実装基板１
２内の信号配線の配置位置が制約され、高密度な配線が
得られず、スペース効率が低下するという問題点があっ
た。
【０００７】この発明は、上記のような課題を解消する
ためになされたもので、十分な放熱効果が得られると共
に高密度な配線ができる半導体素子を搭載する基板装置
を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体素子を搭
載する基板装置は、多層有機絶縁膜からなる薄膜多層基
板と、薄膜多層基板上にフェースダウンボンディングさ
れた半導体素子と、半導体素子に接触して半導体素子が
発生する熱を放熱する放熱手段とを備え、半導体素子の
薄膜多層基板接続側と反対側に放熱手段を直接接続した
ことを特徴とするものである。
【０００９】
【作用】上記した構成に基づき、本発明における半導体
素子を搭載する基板装置は、有機絶縁膜からなる多層薄
膜を有する薄膜多層基板にフェースダウンボンディング
された半導体素子へ通電して所定の動作を行う。そし
て、半導体素子が発生する熱を半導体素子の薄膜多層基
板接続側と反対側に直接接続した放熱手段より放熱す
る。
【００１０】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
【００１１】図１は、本発明に係わる半導体素子を搭載
する基板装置の構成を示す断面図である。
【００１２】半導体素子を搭載する基板装置は、放熱を
行う放熱手段としての低熱抵抗実装基板１１を有してお
り、低熱抵抗実装基板１１の両端下部には、電気的接続
用のピン端子１７が設けられている。そして、ピン端子
１７にはフレキシブルプリント板からなる基板接続用リ
ード１８の基端が半田付けにより接続、固定されてお
り、基板接続用リード１８の先端には、多層有機絶縁膜
からなる薄膜多層基板としての低誘電率実装基板１２の
端部が接続されている。
【００１３】また、低誘電率実装基板１２の下面には、
接続用ボール１３を介して半導体素子１４がフェースダ
ウンボンディングされており、半導体素子１４の薄膜多
層基板接続側と反対側の面は低熱抵抗実装基板１１に半
田付けにより直接接続されている。
【００１４】次ぎに、本実施例の動作について説明す
る。
【００１５】他の装置から送られる信号はピン端子１
７、基板接続用リード１８、および低誘電率実装基板１
２の配線を介して半導体素子１４へ供給され、半導体素
子１４はその信号により所定の動作を行う。
【００１６】そして、半導体素子１４が発生する熱は、
半導体素子１４の低誘電率実装基板１２接続側と反対側
の面に接続している低熱抵抗実装基板１１から放熱す
る。
【００１７】なお、上述実施例においては、放熱手段と
して半導体素子１４の低誘電率実装基板１２接続側と反
対側の面に接触している低熱抵抗実装基板１１を用いて
説明したが、これに限らず、図２に示すように、半導体
素子１４の低誘電率実装基板１２接続側と反対側の面に
放熱フィン１９を設けてもよい。
【００１８】
【発明の効果】以上説明したように本発明は、半導体素
子が発生する熱を半導体素子の薄膜多層基板接続側と反
対側の面に直接接続した放熱手段より放熱するように構
成したので、放熱ブィアを必要とせず、十分な放熱効果
を得ることができ、かつ薄膜多層基板内の信号配線を高
密度で配線でき、スペース効率を向上することができ
る。
【図面の簡単な説明】
【図１】本発明に係わる半導体素子を搭載する基板装置
の構成を示す断面図である。
【図２】本発明の他の実施例を示す断面図である。
【図３】従来の半導体素子を搭載する基板装置の構成を
示す断面図である。
【符号の説明】
１１ 低熱抵抗実装基板 １２ 低誘電率実装基板 １４ 半導体素子 １８ 基板接続用リード １９ 放熱フィン

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 多層有機絶縁膜からなる薄膜多層基板
    と、薄膜多層基板上にフェースダウンボンディングされ
    た半導体素子と、半導体素子に接触して半導体素子が発
    生する熱を放熱する放熱手段とを備える半導体素子を搭
    載する基板装置において、前記半導体素子の薄膜多層基
    板接続側と反対側に放熱手段を直接接続したことを特徴
    とする半導体素子を搭載する基板装置。
JP3156856A 1991-06-27 1991-06-27 半導体素子を搭載する基板装置 Pending JPH056947A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3156856A JPH056947A (ja) 1991-06-27 1991-06-27 半導体素子を搭載する基板装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3156856A JPH056947A (ja) 1991-06-27 1991-06-27 半導体素子を搭載する基板装置

Publications (1)

Publication Number Publication Date
JPH056947A true JPH056947A (ja) 1993-01-14

Family

ID=15636877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3156856A Pending JPH056947A (ja) 1991-06-27 1991-06-27 半導体素子を搭載する基板装置

Country Status (1)

Country Link
JP (1) JPH056947A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013895A (ja) * 1996-06-25 1998-01-16 Nec Shizuoka Ltd 無線選択呼出受信機
US5872700A (en) * 1996-07-11 1999-02-16 Nokia Mobile Phones Limited Multi-chip module package with insulating tape having electrical leads and solder bumps

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013895A (ja) * 1996-06-25 1998-01-16 Nec Shizuoka Ltd 無線選択呼出受信機
US5872700A (en) * 1996-07-11 1999-02-16 Nokia Mobile Phones Limited Multi-chip module package with insulating tape having electrical leads and solder bumps

Similar Documents

Publication Publication Date Title
US5586007A (en) Circuit board having improved thermal radiation
US6212076B1 (en) Enhanced heat-dissipating printed circuit board package
JPH10125832A (ja) 熱伝導方法および装置
JPH0548000A (ja) 半導体装置
JPH09116057A (ja) 半導体装置のパワー放散を改良する装置
KR101008772B1 (ko) 집적 회로 장치, 전자 회로 지지 기판 및 집적 회로와 히트싱크의 열적 접속 방법
JPH06169189A (ja) チップ形発熱部品及びその実装方法
JPH11191603A (ja) 半導体集積回路装置およびその製造方法
JPH06104350A (ja) 多層配線基板
JPH0982857A (ja) マルチチップパッケージ構造
JPH07106721A (ja) プリント回路板及びその放熱方法
JPH05259669A (ja) 印刷配線基板の放熱構造
JPS59188948A (ja) チツプキヤリア
JPH056947A (ja) 半導体素子を搭載する基板装置
US5031071A (en) Heat spreading device for component leads
JP3193142B2 (ja) 基 板
KR20020010489A (ko) 집적 회로 패키지
JP2002151634A (ja) 基板放熱装置
JPH08125287A (ja) マルチチップモジュール用配線基板の製造方法
JP2564645Y2 (ja) 発熱部品を有する混成集積回路装置
JP3207248B2 (ja) 半導体装置
JPH0613487A (ja) マルチチップモジュール
JP2684893B2 (ja) 混成集積回路装置
JP2000315747A (ja) 半導体パッケージ
JP2006013439A (ja) 半導体素子実装構造体