JPH056692A - 半導体記憶装置の高電圧判定回路 - Google Patents
半導体記憶装置の高電圧判定回路Info
- Publication number
- JPH056692A JPH056692A JP3158167A JP15816791A JPH056692A JP H056692 A JPH056692 A JP H056692A JP 3158167 A JP3158167 A JP 3158167A JP 15816791 A JP15816791 A JP 15816791A JP H056692 A JPH056692 A JP H056692A
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- Japan
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- high voltage
- memory device
- semiconductor memory
- mos transistor
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Abstract
(57)【要約】
【目的】 この発明は通常時のレベル保証も可能でかつ
電流消費が少ないような半導体記憶装置の高電圧判定回
路を提供することを主要な特徴とする。 【構成】 直列に接続された複数のＭＯＳトランジスタ
１１〜１５と抵抗３１とを直列接続し、１つのＭＯＳト
ランジスタ１５のゲートに、特定タイミングが発生した
ときに活性化される信号Ｂを与え、通常時は電流パスが
生じないようにする。 【効果】 この発明によれば、外部ピンに余分な電流が
生じることがないので、ピンの信頼性が向上し、正しい
ピンの破壊試験を行なうことができる。
電流消費が少ないような半導体記憶装置の高電圧判定回
路を提供することを主要な特徴とする。 【構成】 直列に接続された複数のＭＯＳトランジスタ
１１〜１５と抵抗３１とを直列接続し、１つのＭＯＳト
ランジスタ１５のゲートに、特定タイミングが発生した
ときに活性化される信号Ｂを与え、通常時は電流パスが
生じないようにする。 【効果】 この発明によれば、外部ピンに余分な電流が
生じることがないので、ピンの信頼性が向上し、正しい
ピンの破壊試験を行なうことができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の高電
圧判定回路に関し、特に、半導体記憶装置において、ア
ドレスピンなどから高電圧を印加して、特定の動作モー
ドを設定するような機能を持たせるための高電圧判定回
路に関する。
圧判定回路に関し、特に、半導体記憶装置において、ア
ドレスピンなどから高電圧を印加して、特定の動作モー
ドを設定するような機能を持たせるための高電圧判定回
路に関する。
【０００２】
【従来の技術】従来、半導体記憶装置には、動作マージ
ンのチェックや特別な機能を確認するために、たとえば
あるアドレスピンに通常のレベルよりも高い電圧を印加
し、さらに特殊な動作タイミング信号を入力することに
より、その機能の確認や動作マージンのチェックをでき
るようにすることがある。
ンのチェックや特別な機能を確認するために、たとえば
あるアドレスピンに通常のレベルよりも高い電圧を印加
し、さらに特殊な動作タイミング信号を入力することに
より、その機能の確認や動作マージンのチェックをでき
るようにすることがある。
【０００３】たとえば、ダイナミックＲＡＭにおける／
ＣＡＳクロック信号を／ＲＡＳクロック信号より先に入
力し（／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）、Ａ０ピン
に電源（Ｖｃｃ）＋２Ｖを印加すると、メモリセルのセ
ルプレート電圧が電源と同一レベルになるなどの例や、
ＥＰＲＯＭでの内部高圧電源のレベル確認などがある。
これらは主に出荷検査や試作評価時に利用され、一般ユ
ーザには公開されないことが多いため、通常時は使用さ
れないようなタイミングや電圧になっているのが普通で
ある。
ＣＡＳクロック信号を／ＲＡＳクロック信号より先に入
力し（／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）、Ａ０ピン
に電源（Ｖｃｃ）＋２Ｖを印加すると、メモリセルのセ
ルプレート電圧が電源と同一レベルになるなどの例や、
ＥＰＲＯＭでの内部高圧電源のレベル確認などがある。
これらは主に出荷検査や試作評価時に利用され、一般ユ
ーザには公開されないことが多いため、通常時は使用さ
れないようなタイミングや電圧になっているのが普通で
ある。
【０００４】上述のようなタイミングとアドレスピンに
高電圧を与えることによる特殊モードへの切換えは「ア
ドレスキー入力」などと呼ばれている。
高電圧を与えることによる特殊モードへの切換えは「ア
ドレスキー入力」などと呼ばれている。
【０００５】図２は従来の高電圧の入力を判定する回路
の電気回路図である。図２を参照して、アドレスピン１
０と接地間には複数のＭＯＳトランジスタ１１〜１４と
抵抗３１とが直列接続されている。ＭＯＳトランジスタ
１４と抵抗３１との接続点には、Ｐ型ＭＯＳトランジス
タ２１とＮ型ＭＯＳトランジスタ２２とからなるインバ
ータ２０が接続される。
の電気回路図である。図２を参照して、アドレスピン１
０と接地間には複数のＭＯＳトランジスタ１１〜１４と
抵抗３１とが直列接続されている。ＭＯＳトランジスタ
１４と抵抗３１との接続点には、Ｐ型ＭＯＳトランジス
タ２１とＮ型ＭＯＳトランジスタ２２とからなるインバ
ータ２０が接続される。
【０００６】図２に示した従来の高電圧判定回路はその
動作の単純さと、構成の簡便さから広く用いられている
が、外部ピン（図２に示した例ではアドレスピン１０）
のレベルが設定電圧以下のときには、内部信号が非活性
となるように抵抗３１のような接地電位と接続されてい
る素子が不可欠となる。
動作の単純さと、構成の簡便さから広く用いられている
が、外部ピン（図２に示した例ではアドレスピン１０）
のレベルが設定電圧以下のときには、内部信号が非活性
となるように抵抗３１のような接地電位と接続されてい
る素子が不可欠となる。
【０００７】
【発明が解決しようとする課題】図２に示した従来の高
電圧判定回路は、通常の使用時や試験時に、その非活性
時の補償用の素子が必要であるため、その通常の使用／
試験時に電流成分を生じるという欠点があった。
電圧判定回路は、通常の使用時や試験時に、その非活性
時の補償用の素子が必要であるため、その通常の使用／
試験時に電流成分を生じるという欠点があった。
【０００８】それゆえに、この発明の主たる目的は、通
常時のレベル保証も可能でかつ電流消費が少ないような
半導体記憶装置の高電圧判定回路を提供することであ
る。
常時のレベル保証も可能でかつ電流消費が少ないような
半導体記憶装置の高電圧判定回路を提供することであ
る。
【０００９】
【課題を解決するための手段】この発明は外部からの特
定の動作タイミング設定と、ある外部ピンからの高電圧
入力により、テスト短縮機能などの特殊動作を行なうよ
うに構成された半導体記憶装置であって、高電圧を判定
するための外部ピンからの複数のＭＯＳ型トランジスタ
を直列に接続した高電圧判定回路において、複数のＭＯ
Ｓトランジスタのうちの少なくとも１つの導通を制御す
るゲート回路を設け、特定タイミング設定時のみ活性化
される信号をゲート回路に入力するように構成される。
定の動作タイミング設定と、ある外部ピンからの高電圧
入力により、テスト短縮機能などの特殊動作を行なうよ
うに構成された半導体記憶装置であって、高電圧を判定
するための外部ピンからの複数のＭＯＳ型トランジスタ
を直列に接続した高電圧判定回路において、複数のＭＯ
Ｓトランジスタのうちの少なくとも１つの導通を制御す
るゲート回路を設け、特定タイミング設定時のみ活性化
される信号をゲート回路に入力するように構成される。
【００１０】
【作用】この発明における半導体記憶装置の高電圧判定
回路は、特殊モード確認時にタイミングにより発生され
る信号で、直列接続された複数のトランジスタのうちの
１つをオフしておき、信号が活性されるときにのみ電流
が生じるようにしたものである。
回路は、特殊モード確認時にタイミングにより発生され
る信号で、直列接続された複数のトランジスタのうちの
１つをオフしておき、信号が活性されるときにのみ電流
が生じるようにしたものである。
【００１１】
【実施例】図１はこの発明の一実施例の電気回路図であ
る。この図１に示した実施例は、前述の図２に示した高
電圧判定回路におけるＮ型ＭＯＳトランジスタ１４と抵
抗３１との間に新たにＮ型ＭＯＳトランジスタ１５を接
続し、そのゲートには、特殊モードチェック時にハイレ
ベルに活性化される信号Ｂが入力される。図１におい
て、Ｎ型ＭＯＳトランジスタ１１〜１５のしきい値電圧
をＶ１とし、インバータ２０のしきい値をＶ２とする
と、アドレスピン１０から少なくともＶ１＋（４×Ｖ
１）以上の電圧が与えられなければ、特殊動作モードチ
ェック用の信号／Ａが活性化されない。ここで、抵抗３
１はすでに説明したように、通常の使用時に特殊動作モ
ードチェック用の信号／Ａが活性化されることがないよ
うにするためのノード４１の電位を固定するためのもの
である。
る。この図１に示した実施例は、前述の図２に示した高
電圧判定回路におけるＮ型ＭＯＳトランジスタ１４と抵
抗３１との間に新たにＮ型ＭＯＳトランジスタ１５を接
続し、そのゲートには、特殊モードチェック時にハイレ
ベルに活性化される信号Ｂが入力される。図１におい
て、Ｎ型ＭＯＳトランジスタ１１〜１５のしきい値電圧
をＶ１とし、インバータ２０のしきい値をＶ２とする
と、アドレスピン１０から少なくともＶ１＋（４×Ｖ
１）以上の電圧が与えられなければ、特殊動作モードチ
ェック用の信号／Ａが活性化されない。ここで、抵抗３
１はすでに説明したように、通常の使用時に特殊動作モ
ードチェック用の信号／Ａが活性化されることがないよ
うにするためのノード４１の電位を固定するためのもの
である。
【００１２】さて、通常時にたとえば入力ピンの破壊な
どのチェックのため、高電位を入力ピンに印加するよう
な試験のとき、図２に示した従来例では、高電位判定回
路部で余計な電流を流してしまうことがある。それは、
図２のＮ型ＭＯＳトランジスタ１１ないし１４と抵抗３
１とを通じる電流パスが生じるからである。しかしなが
ら、図１に示したこの発明の一実施例では、Ｎ型ＭＯＳ
トランジスタ１５をＮ型ＭＯＳトランジスタ１１〜１４
と抵抗３１との間に直列接続することにより、特殊モー
ドチェック時以外は余計な電流パスが生じない。
どのチェックのため、高電位を入力ピンに印加するよう
な試験のとき、図２に示した従来例では、高電位判定回
路部で余計な電流を流してしまうことがある。それは、
図２のＮ型ＭＯＳトランジスタ１１ないし１４と抵抗３
１とを通じる電流パスが生じるからである。しかしなが
ら、図１に示したこの発明の一実施例では、Ｎ型ＭＯＳ
トランジスタ１５をＮ型ＭＯＳトランジスタ１１〜１４
と抵抗３１との間に直列接続することにより、特殊モー
ドチェック時以外は余計な電流パスが生じない。
【００１３】具体的には、たとえばダイナミックＲＡＭ
で／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳのタイミングでか
つアドレス０を高電位にしたとき、メモリセルのセルプ
レートの電位を電源電圧に等しくなるようにして、メモ
リセル絶縁膜の評価をするという例について考えてみ
る。
で／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳのタイミングでか
つアドレス０を高電位にしたとき、メモリセルのセルプ
レートの電位を電源電圧に等しくなるようにして、メモ
リセル絶縁膜の評価をするという例について考えてみ
る。
【００１４】図３はこの発明の一実施例を説明するタイ
ミングによる信号発生回路を示すブロック図である。こ
の図３に示した回路図は／ＣＡＳが／ＲＡＳより先に
“Ｌ”レベルに活性化されたときに信号「Ｂ」を出力す
る。このため、ＮＯＲ回路４１と４２とによってＲＳフ
リップフロップが構成され、ＮＯＲ回路４１の一方入力
端には信号／ＲＡＳが与えられ、ＮＯＲ回路４２の他方
入力端には信号／ＣＡＳが与えられる。ＮＯＲ回路４２
の出力はインバータ４３，４４を介して出力される。こ
の図３に示した回路図では、信号／ＣＡＳが信号／ＲＡ
Ｓより先に“Ｌ”レベルに活性化されたときにのみ信号
Ｂは“Ｈ”レベルに活性化される。
ミングによる信号発生回路を示すブロック図である。こ
の図３に示した回路図は／ＣＡＳが／ＲＡＳより先に
“Ｌ”レベルに活性化されたときに信号「Ｂ」を出力す
る。このため、ＮＯＲ回路４１と４２とによってＲＳフ
リップフロップが構成され、ＮＯＲ回路４１の一方入力
端には信号／ＲＡＳが与えられ、ＮＯＲ回路４２の他方
入力端には信号／ＣＡＳが与えられる。ＮＯＲ回路４２
の出力はインバータ４３，４４を介して出力される。こ
の図３に示した回路図では、信号／ＣＡＳが信号／ＲＡ
Ｓより先に“Ｌ”レベルに活性化されたときにのみ信号
Ｂは“Ｈ”レベルに活性化される。
【００１５】図４はこの発明の一実施例を説明するため
のメモリセルプレート電位切換回路の電気回路図であ
る。図４を参照して、電源Ｖｃｃと接地間には同じ抵抗
値を有する抵抗Ｒ５１とＲ５２とが直列接続され、これ
らの抵抗Ｒ５１とＲ５２との接続点から１／２の電源レ
ベルが出力される。Ｐ型ＭＯＳトランジスタ５３とＮ型
ＭＯＳトランジスタ５４およびＰ型ＭＯＳトランジスタ
５５とＮ型ＭＯＳトランジスタ５６とによってそれぞれ
スイッチ回路が構成されている。これらのスイッチ回路
は電源Ｖｃｃレベルと１／２の電源レベルとを切換えて
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えるものである。Ｐ型ＭＯＳトランジスタ５７とＮ型
ＭＯＳトランジスタ５８とによってインバータ５９が構
成され、このインバータ５９には特殊動作モードチェッ
ク用信号／Ａが与えられる。特殊動作モードチェック用
信号／ＡはＮ型ＭＯＳトランジスタ５４のゲートとＰ型
ＭＯＳトランジスタ５５のゲートに与えられる。インバ
ータ５９の出力はＰ型ＭＯＳトランジスタ５３のゲート
とＮ型ＭＯＳトランジスタ５６のゲートとに与えられ
る。
のメモリセルプレート電位切換回路の電気回路図であ
る。図４を参照して、電源Ｖｃｃと接地間には同じ抵抗
値を有する抵抗Ｒ５１とＲ５２とが直列接続され、これ
らの抵抗Ｒ５１とＲ５２との接続点から１／２の電源レ
ベルが出力される。Ｐ型ＭＯＳトランジスタ５３とＮ型
ＭＯＳトランジスタ５４およびＰ型ＭＯＳトランジスタ
５５とＮ型ＭＯＳトランジスタ５６とによってそれぞれ
スイッチ回路が構成されている。これらのスイッチ回路
は電源Ｖｃｃレベルと１／２の電源レベルとを切換えて
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えるものである。Ｐ型ＭＯＳトランジスタ５７とＮ型
ＭＯＳトランジスタ５８とによってインバータ５９が構
成され、このインバータ５９には特殊動作モードチェッ
ク用信号／Ａが与えられる。特殊動作モードチェック用
信号／ＡはＮ型ＭＯＳトランジスタ５４のゲートとＰ型
ＭＯＳトランジスタ５５のゲートに与えられる。インバ
ータ５９の出力はＰ型ＭＯＳトランジスタ５３のゲート
とＮ型ＭＯＳトランジスタ５６のゲートとに与えられ
る。
【００１６】特殊動作モードチェック用信号／Ａが
“Ｌ”レベルになると、Ｐ型ＭＯＳトランジスタ５５と
Ｎ型ＭＯＳトランジスタ５６とが導通し、電源Ｖｃｃが
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えられ、特殊動作モードチェック用信号／Ａが“Ｈ”
レベルになるとＰ型ＭＯＳトランジスタ５３とＮ型ＭＯ
Ｓトランジスタ５４とが導通し、１／２の電源レベルが
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えられる。
“Ｌ”レベルになると、Ｐ型ＭＯＳトランジスタ５５と
Ｎ型ＭＯＳトランジスタ５６とが導通し、電源Ｖｃｃが
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えられ、特殊動作モードチェック用信号／Ａが“Ｈ”
レベルになるとＰ型ＭＯＳトランジスタ５３とＮ型ＭＯ
Ｓトランジスタ５４とが導通し、１／２の電源レベルが
セルプレート電圧としてメモリセル６１，６２…６ｎに
与えられる。
【００１７】上述のごとく、特殊動作モードチェック用
信号／Ａを活性化して“Ｌ”レベルにすることにより、
セルプレート電位を高くすることにより、メモリセル６
１，６２…６ｎの絶縁膜に加わる電気的ストレスを内部
発生の１／２の電源レベルより大きくして、絶縁膜の耐
ストレス評価などに使用することができる。
信号／Ａを活性化して“Ｌ”レベルにすることにより、
セルプレート電位を高くすることにより、メモリセル６
１，６２…６ｎの絶縁膜に加わる電気的ストレスを内部
発生の１／２の電源レベルより大きくして、絶縁膜の耐
ストレス評価などに使用することができる。
【００１８】
【発明の効果】以上のように、この発明によれば、高電
圧判定回路の電流パスを、特定の動作モードチェック用
の設定タイミングが入力されるとき以外はカットするよ
うにしたので、通常使用時のピンに余計な電流成分が生
じない信頼性の向上した半導体記憶装置を得ることがで
きる。しかも、通常試験時にもピンに流れる電流成分が
遮断されるため、正しい入力ピンの破壊試験を行なうこ
とができる。
圧判定回路の電流パスを、特定の動作モードチェック用
の設定タイミングが入力されるとき以外はカットするよ
うにしたので、通常使用時のピンに余計な電流成分が生
じない信頼性の向上した半導体記憶装置を得ることがで
きる。しかも、通常試験時にもピンに流れる電流成分が
遮断されるため、正しい入力ピンの破壊試験を行なうこ
とができる。
【図１】この発明の一実施例による高電圧の判定回路の
電気回路図である。
電気回路図である。
【図２】従来の高電圧判定回路の電気回路図である。
【図３】この発明の一実施例に用いられる信号発生回路
のブロック図である。
のブロック図である。
【図４】この発明の一実施例が適用されるメモリセルプ
レート電位切換回路の電気回路図である。
レート電位切換回路の電気回路図である。
１１〜１５，２２，５４，５６，５８ Ｎ型ＭＯＳトラ
ンジスタ ２０，５９ インバータ ２１，５３，５５，５７ Ｐ型ＭＯＳトランジスタ ３１ 抵抗 ４１，４２ ＮＯＲ回路 ４３，４４ インバータ ６１，６２…６ｎ メモリセル
ンジスタ ２０，５９ インバータ ２１，５３，５５，５７ Ｐ型ＭＯＳトランジスタ ３１ 抵抗 ４１，４２ ＮＯＲ回路 ４３，４４ インバータ ６１，６２…６ｎ メモリセル
Claims (1)
- 【特許請求の範囲】 【請求項１】 外部からの特定の動作タイミング設定
と、ある外部ピンからの高電圧入力により、テスト短縮
機能などの特殊動作を行なうように構成された半導体記
憶装置であって、前記高電圧を判定するための外部ピン
に複数のＭＯＳ型トランジスタを直列接続した高電圧判
定回路において、前記複数のＭＯＳ型トランジスタのう
ちの少なくとも１つの導通を制御するゲート回路を設
け、前記特定タイミング設定時にのみ活性化される信号
を前記ゲート回路に入力するようにしたことを特徴とす
る、半導体記憶装置の高電圧判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158167A JPH056692A (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置の高電圧判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158167A JPH056692A (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置の高電圧判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056692A true JPH056692A (ja) | 1993-01-14 |
Family
ID=15665740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158167A Pending JPH056692A (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置の高電圧判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056692A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395731A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | 半導体回路 |
| JPS6467800A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
-
1991
- 1991-06-28 JP JP3158167A patent/JPH056692A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395731A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | 半導体回路 |
| JPS6467800A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |