JPH0566013B2 - - Google Patents
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- JPH0566013B2 JPH0566013B2 JP56171965A JP17196581A JPH0566013B2 JP H0566013 B2 JPH0566013 B2 JP H0566013B2 JP 56171965 A JP56171965 A JP 56171965A JP 17196581 A JP17196581 A JP 17196581A JP H0566013 B2 JPH0566013 B2 JP H0566013B2
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタアレイの製造方法に
関する。
関する。
従来の技術及び発明が解決しようとする問題点
例えば液晶デイスプレイやエレクトロルミネセ
ンス媒体等のようなデイスプレイパネルを制御し
且つ駆動するのに、これまで薄膜トランジスタ、
特に薄膜トランジスタアレイが使われてきた。シ
リコン技術には大きさの制限の問題が付きまとう
ので、この応用分野においてシリコン技術に代え
て薄膜トランジスタを利用することは魅力的なこ
とである。すなわち、画像を表示するのに充分な
密度で所定の領域内に極めて多数の薄膜トランジ
スタを形成することができるからである。薄膜ト
ランジスタとそれに関連したデイスプレイパネル
の例は米国特許第4040073号及び同第4042854号に
開示されている。
ンス媒体等のようなデイスプレイパネルを制御し
且つ駆動するのに、これまで薄膜トランジスタ、
特に薄膜トランジスタアレイが使われてきた。シ
リコン技術には大きさの制限の問題が付きまとう
ので、この応用分野においてシリコン技術に代え
て薄膜トランジスタを利用することは魅力的なこ
とである。すなわち、画像を表示するのに充分な
密度で所定の領域内に極めて多数の薄膜トランジ
スタを形成することができるからである。薄膜ト
ランジスタとそれに関連したデイスプレイパネル
の例は米国特許第4040073号及び同第4042854号に
開示されている。
薄膜トランジスタアレイの組立には、金属、半
導体及び絶縁体の明確に区画された幾何学的パタ
ーンを作ることが必要である。金属と半導体と絶
縁体を多層状に付着させてトランジスタ構造と回
路の相互接続とを形成する。各パターンはシヤド
ーマスキング又は光蝕刻法によりつくられる。前
者は一般的な古典的方法であつて、パターンの幾
何学的配列は基板の残り部分を付着材料源から遮
蔽する一連の機械的マスキングによつて作られ
る。光蝕刻法は高密度の部品を含む大面積の回路
をつくるのにコスト的に効率が良い点に魅力があ
る。
導体及び絶縁体の明確に区画された幾何学的パタ
ーンを作ることが必要である。金属と半導体と絶
縁体を多層状に付着させてトランジスタ構造と回
路の相互接続とを形成する。各パターンはシヤド
ーマスキング又は光蝕刻法によりつくられる。前
者は一般的な古典的方法であつて、パターンの幾
何学的配列は基板の残り部分を付着材料源から遮
蔽する一連の機械的マスキングによつて作られ
る。光蝕刻法は高密度の部品を含む大面積の回路
をつくるのにコスト的に効率が良い点に魅力があ
る。
薄膜トランジスタの各種の層間界面が一回の真
空降圧操作中（Vacuum Pump−down）に作ら
れるならば、さらに良い特性を有する薄膜トラン
ジスタが得られることは、当該分野の専門家の間
では良く知られている。このことは薄膜トランジ
スタの半導体層と界面を形成する層に関して特に
よくあてはまる。その理由は、半導体層との界面
を形成するときには、表面構造に不純物の混入又
は何らかの劣化をもたらすかもしれない周囲条件
に前以つてさらされることのない、新鮮で清浄な
表面が望ましいからである、と考えられる。しか
しながら、光蝕刻法を用いて半導体層に隣接する
次の層をつくる場合には、１回の真空降圧操作に
よつて薄膜トランジスタを作ることは不可能であ
る。過去において、１回の真空降圧の間に薄膜ト
ランジスタの異なる部品を適当な形状に付着させ
るため、真空装置内で多数のシヤドーマスクを用
いる方法が用いられてきた。この方法には多くの
問題がある。なぜならば、多数のシヤードマスク
を使うことは初期投資が高額であること、最大パ
ネル寸法が小さいこと、製品の分解能が低いこと
等のごとく、固有の欠点を有するからである。更
に、１つのシヤドーマスクを基板と付着材料源と
の間の位置から取り外して、次のシヤドーマスク
をその位置に設置する場合には、きわめてきびし
い公差を必要とする位置決めの問題が存在する。
１個の薄膜トランジスタアレイの中に、面積１平
方インチ（約6.45cm2）あたり約2500個の薄膜トラ
ンジスタをつくる場合を考えると、この位置決め
の問題をきわめて重要である。
空降圧操作中（Vacuum Pump−down）に作ら
れるならば、さらに良い特性を有する薄膜トラン
ジスタが得られることは、当該分野の専門家の間
では良く知られている。このことは薄膜トランジ
スタの半導体層と界面を形成する層に関して特に
よくあてはまる。その理由は、半導体層との界面
を形成するときには、表面構造に不純物の混入又
は何らかの劣化をもたらすかもしれない周囲条件
に前以つてさらされることのない、新鮮で清浄な
表面が望ましいからである、と考えられる。しか
しながら、光蝕刻法を用いて半導体層に隣接する
次の層をつくる場合には、１回の真空降圧操作に
よつて薄膜トランジスタを作ることは不可能であ
る。過去において、１回の真空降圧の間に薄膜ト
ランジスタの異なる部品を適当な形状に付着させ
るため、真空装置内で多数のシヤドーマスクを用
いる方法が用いられてきた。この方法には多くの
問題がある。なぜならば、多数のシヤードマスク
を使うことは初期投資が高額であること、最大パ
ネル寸法が小さいこと、製品の分解能が低いこと
等のごとく、固有の欠点を有するからである。更
に、１つのシヤドーマスクを基板と付着材料源と
の間の位置から取り外して、次のシヤドーマスク
をその位置に設置する場合には、きわめてきびし
い公差を必要とする位置決めの問題が存在する。
１個の薄膜トランジスタアレイの中に、面積１平
方インチ（約6.45cm2）あたり約2500個の薄膜トラ
ンジスタをつくる場合を考えると、この位置決め
の問題をきわめて重要である。
したがつて、本発明の目的は、多数のシヤドー
マスクを使用することなしに、１回の真空降圧操
作により各種の層を製作する薄膜トランジスタア
レイの製造方法、を提供することである。
マスクを使用することなしに、１回の真空降圧操
作により各種の層を製作する薄膜トランジスタア
レイの製造方法、を提供することである。
本発明に関連した先行技術としては前述のルオ
（F.C.Lou）の米国特許第4040073号及びルオ（F.
C.Luo）の米国特許第4042854号の他に、クレス
ウエル（Ｍ，W.Cresswell）の米国特許第
4086127号、ならびに、ページ（D.J.Page）らの
米国特許第3669661号などがある。
（F.C.Lou）の米国特許第4040073号及びルオ（F.
C.Luo）の米国特許第4042854号の他に、クレス
ウエル（Ｍ，W.Cresswell）の米国特許第
4086127号、ならびに、ページ（D.J.Page）らの
米国特許第3669661号などがある。
ルオの米国特許第4040073号には半導体材料と
してカドミウムセレンを用いる二重ゲート薄膜電
界効果トランジスタが開示されている。カドミウ
ムセレンの導電チヤネルのどちらかの側にインジ
ウムの薄い層がつくられ、アニーリングの後にト
ランジスタの相互コンダクタンスを高めて半導体
内の電荷のトラツプを減らす。トランジスタのソ
ースとドレーンの各電気的コンタクトはインジウ
ム層と銅層の組合せとなつていて、これによりト
ランジスタの性能を改善している。
してカドミウムセレンを用いる二重ゲート薄膜電
界効果トランジスタが開示されている。カドミウ
ムセレンの導電チヤネルのどちらかの側にインジ
ウムの薄い層がつくられ、アニーリングの後にト
ランジスタの相互コンダクタンスを高めて半導体
内の電荷のトラツプを減らす。トランジスタのソ
ースとドレーンの各電気的コンタクトはインジウ
ム層と銅層の組合せとなつていて、これによりト
ランジスタの性能を改善している。
ルオの米国特許第4042854号にはデイスプレイ
媒体と共に各画点に薄膜トランジスタのアドレス
回路と駆動回路が組み込まれている大面積の集積
固体平面パネルデイスプレイが述べられている。
好ましいデイスプレイ媒体は電子発光性のリン層
である。積層したホトレジストの絶縁層が電子発
光性の駆動電極を除いて電気回路素子の全部を覆
う。
媒体と共に各画点に薄膜トランジスタのアドレス
回路と駆動回路が組み込まれている大面積の集積
固体平面パネルデイスプレイが述べられている。
好ましいデイスプレイ媒体は電子発光性のリン層
である。積層したホトレジストの絶縁層が電子発
光性の駆動電極を除いて電気回路素子の全部を覆
う。
クレスウエルの米国特許第4086127号には付着
形成用窓付きマスクの改良された製造方法が開示
されており、そのマスクはトランジスタのような
薄膜付着電子部品を作るのに用いられる。このマ
スクはコア部を含み、コアのリリーフ側にある金
属層とコアの規定側にある金属層とを有する。マ
スクのリリーフ側の金属層とコアとは更にレジス
トで描かれ、選択的にメツキされて差別的にエツ
チングされて、規定側の金属層がそのままになつ
ているマスクの前形をつくる。それから幅の狭い
放射ビームを規定側金属層の近接した部分に向け
て、規定側金属層に選択的に穴をあけ、規定側金
属層の狭いブリツジ部によつて分離された所望の
窓をつくる。
形成用窓付きマスクの改良された製造方法が開示
されており、そのマスクはトランジスタのような
薄膜付着電子部品を作るのに用いられる。このマ
スクはコア部を含み、コアのリリーフ側にある金
属層とコアの規定側にある金属層とを有する。マ
スクのリリーフ側の金属層とコアとは更にレジス
トで描かれ、選択的にメツキされて差別的にエツ
チングされて、規定側の金属層がそのままになつ
ているマスクの前形をつくる。それから幅の狭い
放射ビームを規定側金属層の近接した部分に向け
て、規定側金属層に選択的に穴をあけ、規定側金
属層の狭いブリツジ部によつて分離された所望の
窓をつくる。
ページらの米国特許第3669661号には薄膜トラ
ンジスタの製造方法が述べられており、基板の一
方の表面にスペーサ材料の層を形成する工程と、
前記スペーサ材料の層の上に金属の層を形成する
工程と、前記金属層の少なくとも一部にホトレジ
ストの層をかぶせる工程と、前記ホトレジスト材
料の層上のパターンを露光する工程と、前記ホト
レジスト材料の層上の前記パターンを現像する工
程と、前記パターンを基板の前記一方の表面迄届
くようにエツチングする工程と、前記基板を真空
チヤンバに入れて前記エツチングしたパターンを
通して前記基板の表面に複数個の材料を真空付着
させる工程とから成る。
ンジスタの製造方法が述べられており、基板の一
方の表面にスペーサ材料の層を形成する工程と、
前記スペーサ材料の層の上に金属の層を形成する
工程と、前記金属層の少なくとも一部にホトレジ
ストの層をかぶせる工程と、前記ホトレジスト材
料の層上のパターンを露光する工程と、前記ホト
レジスト材料の層上の前記パターンを現像する工
程と、前記パターンを基板の前記一方の表面迄届
くようにエツチングする工程と、前記基板を真空
チヤンバに入れて前記エツチングしたパターンを
通して前記基板の表面に複数個の材料を真空付着
させる工程とから成る。
発明の概要
本発明は薄膜トランジスタアレイの製造方法を
提供するものであつて、真空中で１個の窓付きマ
スクを通して半導体パツドとそれにソースとドレ
ーンの接点とを付着形成する。窓付きマスクは上
記の素子を付着形成するためにあらかじめ定めら
れたパターンに従つて移動する。即ち、基板を真
空装置中に置き、適当な真空度迄気圧を下げて、
基板と付着材料源との間にシヤドーマスクを配置
する。シヤドーマスクは作成しようとする薄膜ト
ランジスタアレイに対応して配置された複数個の
窓を有する。シヤドーマスクの窓は、この窓を通
して付着形成する半導体パツドの大きさと形と位
置関係とが合つている。半導体材料をマスクを通
して付着させ、それからマスクを第１の方向にマ
スクの窓の長手の寸法の約5/8ないし7/8だけ移動
させる。マスクの窓を通して導電材料を付着させ
て、先に付着させた半導体材料に電気的接点をつ
くる。これにより半導体パツドのソース又はドレ
ーン接点がつくられる。次に、窓付きマスクを最
初の方向と180゜の方向に元の移動距離の２倍だけ
移動して、再び導電性材料を付着させる。これに
より半導体パツドの残りの電気的接続が形成され
る。これらはソース又はドレーン電極となる。次
に、少なくとも半導体材料の露出領域全体に絶縁
層を付着させる。これは基板をマスクから遠ざけ
元の位置に戻したマスクの窓を通して絶縁材料を
付着させることによつて行われる。マスクと基板
との位置関係は半影効果（Penumbra effect）を
呈するので、絶縁材料の付着面積はシヤドーマス
クの窓よりも幾分大きくなる。又、既につくられ
た基板の全表面に絶縁材料を付着させてもよい。
絶縁材料の不要な領域を次いで除去することがで
きる。こうして作つた中間組立体を真空装置から
取出し、光蝕刻法等のような既知の技術により薄
膜トランジスタの残りの各種素子を作ることによ
り製造工程が完了する。
提供するものであつて、真空中で１個の窓付きマ
スクを通して半導体パツドとそれにソースとドレ
ーンの接点とを付着形成する。窓付きマスクは上
記の素子を付着形成するためにあらかじめ定めら
れたパターンに従つて移動する。即ち、基板を真
空装置中に置き、適当な真空度迄気圧を下げて、
基板と付着材料源との間にシヤドーマスクを配置
する。シヤドーマスクは作成しようとする薄膜ト
ランジスタアレイに対応して配置された複数個の
窓を有する。シヤドーマスクの窓は、この窓を通
して付着形成する半導体パツドの大きさと形と位
置関係とが合つている。半導体材料をマスクを通
して付着させ、それからマスクを第１の方向にマ
スクの窓の長手の寸法の約5/8ないし7/8だけ移動
させる。マスクの窓を通して導電材料を付着させ
て、先に付着させた半導体材料に電気的接点をつ
くる。これにより半導体パツドのソース又はドレ
ーン接点がつくられる。次に、窓付きマスクを最
初の方向と180゜の方向に元の移動距離の２倍だけ
移動して、再び導電性材料を付着させる。これに
より半導体パツドの残りの電気的接続が形成され
る。これらはソース又はドレーン電極となる。次
に、少なくとも半導体材料の露出領域全体に絶縁
層を付着させる。これは基板をマスクから遠ざけ
元の位置に戻したマスクの窓を通して絶縁材料を
付着させることによつて行われる。マスクと基板
との位置関係は半影効果（Penumbra effect）を
呈するので、絶縁材料の付着面積はシヤドーマス
クの窓よりも幾分大きくなる。又、既につくられ
た基板の全表面に絶縁材料を付着させてもよい。
絶縁材料の不要な領域を次いで除去することがで
きる。こうして作つた中間組立体を真空装置から
取出し、光蝕刻法等のような既知の技術により薄
膜トランジスタの残りの各種素子を作ることによ
り製造工程が完了する。
本発明の他の目的や利点については図面を参照
しながら以下詳細に説明する中で明らかにする。
しながら以下詳細に説明する中で明らかにする。
実施例
発明の概略を理解するために図面を参照する
が、全図面を通じて同様な部分には同じ参照番号
を付してある。前述の如く、本発明では半導体パ
ツド、ソース接点及びドレーン接点を付着させる
のに１個のマスクを使用することを考えている。
この目的のための好適なマスクを第１図に示す。
マスク１１は例えば銅、ベリリウム、タンタル、
アルミニウム、ニツケル、これらの任意の合金等
のような適当な材料でつくることができる。
が、全図面を通じて同様な部分には同じ参照番号
を付してある。前述の如く、本発明では半導体パ
ツド、ソース接点及びドレーン接点を付着させる
のに１個のマスクを使用することを考えている。
この目的のための好適なマスクを第１図に示す。
マスク１１は例えば銅、ベリリウム、タンタル、
アルミニウム、ニツケル、これらの任意の合金等
のような適当な材料でつくることができる。
第１図に示したマスクは１平方インチ（約6.45
cm2）当り2500個の薄膜トランジスタのアレイをつ
くるように設計されている。即ち、１インチ
（25.4mm）の長さの１行の中に50個の窓１３があ
る。上述のアレイをつくるのに示したマスクで
は、各窓１３の長手方向（横）の寸法は３ミル
（76.2μm）で、短手方向（縦）の寸法は１ミル
（25.4μm）である。窓間の中心距離は20ミル
（0.54mm）である。勿論、マスクの窓の大きさと
窓間の距離とは単位長さ当りいくつかの薄膜トラ
ンジスタをつくるかによる。また第１図に示した
窓１３は長方形であるが、正方形、三角形、円等
のような任意の適当な形状を採用してもよい。
cm2）当り2500個の薄膜トランジスタのアレイをつ
くるように設計されている。即ち、１インチ
（25.4mm）の長さの１行の中に50個の窓１３があ
る。上述のアレイをつくるのに示したマスクで
は、各窓１３の長手方向（横）の寸法は３ミル
（76.2μm）で、短手方向（縦）の寸法は１ミル
（25.4μm）である。窓間の中心距離は20ミル
（0.54mm）である。勿論、マスクの窓の大きさと
窓間の距離とは単位長さ当りいくつかの薄膜トラ
ンジスタをつくるかによる。また第１図に示した
窓１３は長方形であるが、正方形、三角形、円等
のような任意の適当な形状を採用してもよい。
マスクは付着形成用の所定の材料源と基板との
間を移動することができるように真空チヤンバ中
に配置する。真空中で薄膜を付着させるのに適す
る装置は周知である。また、マスクを基板と材料
源との間の所望の位置に移動する機構も既知であ
る。
間を移動することができるように真空チヤンバ中
に配置する。真空中で薄膜を付着させるのに適す
る装置は周知である。また、マスクを基板と材料
源との間の所望の位置に移動する機構も既知であ
る。
本発明では、基板は蒸着又はスパツタリングに
より薄膜を付着するような真空チヤンバ内に配置
される。第２図は適当な基板１５を示すが、基板
１５は例えば、ガラス、アルミニウム、銅、金、
銀のような金属材料、セラミツクス、ポリメチル
メタクリラート、ポリエステル、ポリカーボネー
ト、ポリビニル・ポリマ等のようなプラスチツク
材料でつくられる。第４Ａ図に示した半導体パツ
ド２１を蒸着、スパツタリングのような適当な技
術によつてマスク１１の窓１３を通して基板の表
面に付着させる。例えば、半導体パツド２１を第
２図に示す基板１５に直接付着させることができ
る。第３図に示した他の実施例のように、例えば
酸化アルミニウム、一酸化シリコン、二酸化シリ
コン、フツ化カルシウム、フツ化マグネシウム等
のような絶縁層１７を最初に基板１５上に真空中
で付着させてもよい。この実施例では、基板１５
は絶縁性、導電性のいずれかでもよい。というの
は絶縁層１７が半導体パツドと基板とを相互に隔
離するからである。更に、第４Ａ図に示した半導
体パツド２１を第４図に示したような構造の上に
付着させてもよい。第４図では、基板１５の上に
最初に導電層１９を付着させ、その上に絶縁層１
７を付着させたものである。導電層１９は例えば
銅、銀、金、プラチナ、アルミニウム等のような
材料でよい。この構造は半導体パツドをつくる前
に同じ真空内でつくることができるが、、それに
は最初に基板材料１５上に導電性金属を付着し
て、その上に第３図で説明したような絶縁層１７
を付着させる。
より薄膜を付着するような真空チヤンバ内に配置
される。第２図は適当な基板１５を示すが、基板
１５は例えば、ガラス、アルミニウム、銅、金、
銀のような金属材料、セラミツクス、ポリメチル
メタクリラート、ポリエステル、ポリカーボネー
ト、ポリビニル・ポリマ等のようなプラスチツク
材料でつくられる。第４Ａ図に示した半導体パツ
ド２１を蒸着、スパツタリングのような適当な技
術によつてマスク１１の窓１３を通して基板の表
面に付着させる。例えば、半導体パツド２１を第
２図に示す基板１５に直接付着させることができ
る。第３図に示した他の実施例のように、例えば
酸化アルミニウム、一酸化シリコン、二酸化シリ
コン、フツ化カルシウム、フツ化マグネシウム等
のような絶縁層１７を最初に基板１５上に真空中
で付着させてもよい。この実施例では、基板１５
は絶縁性、導電性のいずれかでもよい。というの
は絶縁層１７が半導体パツドと基板とを相互に隔
離するからである。更に、第４Ａ図に示した半導
体パツド２１を第４図に示したような構造の上に
付着させてもよい。第４図では、基板１５の上に
最初に導電層１９を付着させ、その上に絶縁層１
７を付着させたものである。導電層１９は例えば
銅、銀、金、プラチナ、アルミニウム等のような
材料でよい。この構造は半導体パツドをつくる前
に同じ真空内でつくることができるが、、それに
は最初に基板材料１５上に導電性金属を付着し
て、その上に第３図で説明したような絶縁層１７
を付着させる。
もし第２図に示すような基板１５に直接半導体
層を付着させるのであれば、各種の半導体パツド
を相互に絶縁するために基板１５を導電性材料に
することはできず、絶縁性にしなければならな
い。更に、大気にさらされたことのない清浄な表
面を供給するため、半導体パツドを付着する前に
基板の表面を用意する際に適切な注意を払うこと
が望ましい。新しい表面を用意するのに適する技
術はプラズマエツチング、イオンミリング等であ
る。第４図の構造の利点は、これが薄膜トランジ
スタ回路をつくるときに各回路の中にコンデンサ
も含むようにすることが本来的に容易であること
である。
層を付着させるのであれば、各種の半導体パツド
を相互に絶縁するために基板１５を導電性材料に
することはできず、絶縁性にしなければならな
い。更に、大気にさらされたことのない清浄な表
面を供給するため、半導体パツドを付着する前に
基板の表面を用意する際に適切な注意を払うこと
が望ましい。新しい表面を用意するのに適する技
術はプラズマエツチング、イオンミリング等であ
る。第４図の構造の利点は、これが薄膜トランジ
スタ回路をつくるときに各回路の中にコンデンサ
も含むようにすることが本来的に容易であること
である。
第２図から第４図の構造をつくる他の方法は最
初に蒸着、スパツタリング、電気メツキ等のよう
な技術を用い、それから真空チヤンバ中で本発明
にしたがつて処理することである。新しい表面を
つくるのに上述の技術によつて表面を処理するよ
りはむしろ、最初の位置でシヤドーマスクを通し
て薄い絶縁材料層を付着させ、第４Ａ図に示した
半導体パツド２１と同じ寸法を有する絶縁性パツ
ドをつくる。次にマスク１１を通して同じ位置に
半導体パツド２１を付着させる。絶縁性パツドは
上述したようなどの材料でも作ることができ、そ
の上に半導体を付着するための新しい表面を提供
するのに充分な厚さを有する。その厚さは例えば
200ないし2000オングストロームである。
初に蒸着、スパツタリング、電気メツキ等のよう
な技術を用い、それから真空チヤンバ中で本発明
にしたがつて処理することである。新しい表面を
つくるのに上述の技術によつて表面を処理するよ
りはむしろ、最初の位置でシヤドーマスクを通し
て薄い絶縁材料層を付着させ、第４Ａ図に示した
半導体パツド２１と同じ寸法を有する絶縁性パツ
ドをつくる。次にマスク１１を通して同じ位置に
半導体パツド２１を付着させる。絶縁性パツドは
上述したようなどの材料でも作ることができ、そ
の上に半導体を付着するための新しい表面を提供
するのに充分な厚さを有する。その厚さは例えば
200ないし2000オングストロームである。
以下第４図の構造を例として説明を続けること
とするが、本発明の製造工程を実施するのに出発
点として第４図の構造の代わりに第２図又は第３
図のいずれかの構造を用いてもよい。即ち、半導
体パツド２１を第４図の絶縁層１７を付着させ
て、第４Ａ図の構造をつくる場合には、半導体パ
ツド２１を基板１５、又は第３図に示したように
基板層１５の上に付着させた絶縁層１７の上に直
接付着させることもできる。
とするが、本発明の製造工程を実施するのに出発
点として第４図の構造の代わりに第２図又は第３
図のいずれかの構造を用いてもよい。即ち、半導
体パツド２１を第４図の絶縁層１７を付着させ
て、第４Ａ図の構造をつくる場合には、半導体パ
ツド２１を基板１５、又は第３図に示したように
基板層１５の上に付着させた絶縁層１７の上に直
接付着させることもできる。
本発明の製造工程に従つて、基板１５を脱脂、
洗浄、ゆすぎ等のような既知の適当な技術により
注意深く清浄にし、それから付着させる材料源と
基板との間にシヤドーマスクを出入りさせる装置
を備えた真空チヤンバ内に挿入する。このような
装置は既知であり、ここではこれ以上説明しな
い。この製造工程の間、真空中で各種の膜つくる
のに、例えば蒸着、スパツタリング等の任意の適
当な方法を採用することができる。
洗浄、ゆすぎ等のような既知の適当な技術により
注意深く清浄にし、それから付着させる材料源と
基板との間にシヤドーマスクを出入りさせる装置
を備えた真空チヤンバ内に挿入する。このような
装置は既知であり、ここではこれ以上説明しな
い。この製造工程の間、真空中で各種の膜つくる
のに、例えば蒸着、スパツタリング等の任意の適
当な方法を採用することができる。
それから真空チヤンバ内の気圧を、真空ポンプ
の操作により10-5torr好ましくは10-7torr以下に
降圧して、基板１５上に一様な導電層１９を付着
させる。この後で、導電層１９の上に絶縁材料層
を一様に付着させる。この時点で、真空状態が破
られてマスク１１が挿入されるか、あるいは、も
しもさらに精巧な真空システムが用いられるなら
ば、第１図に示したシヤドーマスク１１を、付着
材料源と既に層１９及び１７が付着されている基
板１５との間の位置に、単に移動させればよい。
真空状態が破られる場合には、最初に絶縁材料の
パツドをマスクを通して付着させて、半導体材料
を付着させるための新しい表面をつくるのが好ま
しい。どちらの型の真空装置も商業的に入手可能
である。例えばカドミウムセレン、テルル、硫化
カドミウム、シリコン、ヒ化インジウム、ヒ化ガ
リウム、酸化スズ、テルル化鉛等のような半導体
材料をシヤドーマスク１１の窓１３を通して絶縁
層１７上に付着させて、第４Ａ図に示すような構
造をつくる。第４Ａ図では半導体材料でつくられ
た領域２１が離散的に絶縁層１７の上に配置され
ている。こうして付着した半導体パツドの厚さは
一般的に約70ないし約1000Åであり、好ましくは
約70ないし約120Åである。
の操作により10-5torr好ましくは10-7torr以下に
降圧して、基板１５上に一様な導電層１９を付着
させる。この後で、導電層１９の上に絶縁材料層
を一様に付着させる。この時点で、真空状態が破
られてマスク１１が挿入されるか、あるいは、も
しもさらに精巧な真空システムが用いられるなら
ば、第１図に示したシヤドーマスク１１を、付着
材料源と既に層１９及び１７が付着されている基
板１５との間の位置に、単に移動させればよい。
真空状態が破られる場合には、最初に絶縁材料の
パツドをマスクを通して付着させて、半導体材料
を付着させるための新しい表面をつくるのが好ま
しい。どちらの型の真空装置も商業的に入手可能
である。例えばカドミウムセレン、テルル、硫化
カドミウム、シリコン、ヒ化インジウム、ヒ化ガ
リウム、酸化スズ、テルル化鉛等のような半導体
材料をシヤドーマスク１１の窓１３を通して絶縁
層１７上に付着させて、第４Ａ図に示すような構
造をつくる。第４Ａ図では半導体材料でつくられ
た領域２１が離散的に絶縁層１７の上に配置され
ている。こうして付着した半導体パツドの厚さは
一般的に約70ないし約1000Åであり、好ましくは
約70ないし約120Åである。
次の工程で、第４Ｂ図に示すように、シヤドー
マスク１１を窓１３の長手方向に窓の最長寸法の
約5/8ないし約7/8、好ましくは約2/3から約5/6だ
け移動する。マスク１１をこの位置に置いて窓１
３を通して導電性材料を付着させる。導電性材料
として例えばアルミニウム、銅、金、銀、クロ
ム、インジウム、ニツケル、例えばクロムと金と
インジウムの組合せのようなこれらの材料の合
金、又は例えばインジウムの層の上に金の層をか
ぶせたような異なる導電性材料をいくつか重ねた
層が用いられる。こうして半導体パツド２１の電
気的コンタクトとなる導電性パツド２３がつくら
れ、これはソース又はドレーン接点として使うこ
とができる。この導電性接点の厚さは一般的に約
500ないし約2000Åであり、好ましくは約800ない
し約1200Åである。異なる層を付着させるとき、
例えばインジウムから成る第１の層の上に金の層
を付着させるときには、第１の層の厚さは約50な
いし約300Åで第２の層の厚さは約800ないし1200
Åとなろう。
マスク１１を窓１３の長手方向に窓の最長寸法の
約5/8ないし約7/8、好ましくは約2/3から約5/6だ
け移動する。マスク１１をこの位置に置いて窓１
３を通して導電性材料を付着させる。導電性材料
として例えばアルミニウム、銅、金、銀、クロ
ム、インジウム、ニツケル、例えばクロムと金と
インジウムの組合せのようなこれらの材料の合
金、又は例えばインジウムの層の上に金の層をか
ぶせたような異なる導電性材料をいくつか重ねた
層が用いられる。こうして半導体パツド２１の電
気的コンタクトとなる導電性パツド２３がつくら
れ、これはソース又はドレーン接点として使うこ
とができる。この導電性接点の厚さは一般的に約
500ないし約2000Åであり、好ましくは約800ない
し約1200Åである。異なる層を付着させるとき、
例えばインジウムから成る第１の層の上に金の層
を付着させるときには、第１の層の厚さは約50な
いし約300Åで第２の層の厚さは約800ないし1200
Åとなろう。
次に窓１３を有するシヤドーマスク１１を最初
の方向と180゜の方向に、最初の移動量の約２倍移
動して、第４Ｂ図に関して説明したのと同様な付
着を行う。この段階の構造を第４Ｃ図に示すが、
導電性材料をシヤドーマスク１１を窓１３を通し
て付着させ、以前に形成した導電性パツド２３と
本質的に類似した導電性パツド２５を形成する。
したがつて、導電性パツドの一方、例えば２３、
が薄膜トランジスタのソースとして用いられると
きには、他の導電性パツド２５はドレーンとして
用いられ、両電極の間に半導体パツド２１の導電
性チヤネルが存在する。
の方向と180゜の方向に、最初の移動量の約２倍移
動して、第４Ｂ図に関して説明したのと同様な付
着を行う。この段階の構造を第４Ｃ図に示すが、
導電性材料をシヤドーマスク１１を窓１３を通し
て付着させ、以前に形成した導電性パツド２３と
本質的に類似した導電性パツド２５を形成する。
したがつて、導電性パツドの一方、例えば２３、
が薄膜トランジスタのソースとして用いられると
きには、他の導電性パツド２５はドレーンとして
用いられ、両電極の間に半導体パツド２１の導電
性チヤネルが存在する。
本発明の製造方法の一実施例では、次に第５図
に示すようにシヤドーマスク１１を元の位置に戻
すとともに、既に付着した層を有する基板１５を
シヤドーマスクから離れるように移動させる。層
１７に関して前述したような絶縁材料を窓１３を
通して付着させる。マスク１１は基板から離れて
いるので、窓１３を通過する付着すべき材料は拡
がることになつて、半導体パツド２１の全露出区
域と、半導体パツド２１に重なつた導電性パツド
２３及び２５の各一部分との上に、絶縁パツド２
７を形成する。
に示すようにシヤドーマスク１１を元の位置に戻
すとともに、既に付着した層を有する基板１５を
シヤドーマスクから離れるように移動させる。層
１７に関して前述したような絶縁材料を窓１３を
通して付着させる。マスク１１は基板から離れて
いるので、窓１３を通過する付着すべき材料は拡
がることになつて、半導体パツド２１の全露出区
域と、半導体パツド２１に重なつた導電性パツド
２３及び２５の各一部分との上に、絶縁パツド２
７を形成する。
第６図に示す他の実施例では、マスク１１をソ
ース材料と基板１５の間の位置からら除いて、一
様な絶縁材料層を第４Ｃ図に示した構造の上に付
着させる。第５図と第６図のどちらの実施例の場
合にも、付着層を有する基板１５は次に真空チヤ
ンバから取出され、ドレーンパツド、ソースバス
導体、交叉部絶縁パツド、ゲート絶縁パツド、ゲ
ート電極、ゲートバス導体をつくるために、通常
の光蝕刻法で処理される。
ース材料と基板１５の間の位置からら除いて、一
様な絶縁材料層を第４Ｃ図に示した構造の上に付
着させる。第５図と第６図のどちらの実施例の場
合にも、付着層を有する基板１５は次に真空チヤ
ンバから取出され、ドレーンパツド、ソースバス
導体、交叉部絶縁パツド、ゲート絶縁パツド、ゲ
ート電極、ゲートバス導体をつくるために、通常
の光蝕刻法で処理される。
再び第５図を参照して、先に単一真空降圧中で
付着させた絶縁パツド２７をゲート絶縁膜として
用いてもよいし、あるいは光蝕刻法により別の絶
縁材料層をこの絶縁パツド２７の上にさらに付着
させてもよい。即ち米国マサチユーセツツ州ニユ
ートン氏のシツプレイ社により販売されている商
品名シツプレイAZ1350Jのような適当なホトレジ
スト材料を第５図に示した構造の上に被覆して、
写真的に露光して絶縁パツド２７の真上の区域の
ホトレジストを他の部分よりも溶けやすくする。
それからこのホトレジストを溶解して除去し、普
通の方法によつて、別の絶縁材料層を付着させ
る。それには樹脂の絶縁材料層をそれの溶液から
付着させ、再び装置を真空チヤンバに入れて蒸着
又はスパツタリングにより後続の付着を行い、次
いで真空チヤンバから装置を取出して、残りのレ
ジストを溶かして除去する。
付着させた絶縁パツド２７をゲート絶縁膜として
用いてもよいし、あるいは光蝕刻法により別の絶
縁材料層をこの絶縁パツド２７の上にさらに付着
させてもよい。即ち米国マサチユーセツツ州ニユ
ートン氏のシツプレイ社により販売されている商
品名シツプレイAZ1350Jのような適当なホトレジ
スト材料を第５図に示した構造の上に被覆して、
写真的に露光して絶縁パツド２７の真上の区域の
ホトレジストを他の部分よりも溶けやすくする。
それからこのホトレジストを溶解して除去し、普
通の方法によつて、別の絶縁材料層を付着させ
る。それには樹脂の絶縁材料層をそれの溶液から
付着させ、再び装置を真空チヤンバに入れて蒸着
又はスパツタリングにより後続の付着を行い、次
いで真空チヤンバから装置を取出して、残りのレ
ジストを溶かして除去する。
第６図の構造の場合には、第６図に示した構造
にホトレジストを加えて処理する。一様な絶縁層
２９のうち不要な部分をおおつているホトレジス
トの区域を第５図の絶縁パツド２７に相当する区
域よりも溶けやすくし、溶剤によりこれを溶かし
て除去する。それから一様な絶縁層２９の露出し
た部分を適当な溶剤を用いてエツチング除去す
る。次に層２９の必要な区域をおおつている残り
のレジストを除去する。勿論この処理は２つの技
術により行うことができる。１つは露光すると架
橋結合するホトレジストを用いるものであり、こ
の技術では必要な区域が写真法により露光され
る。更に、もし露光すると劣化するホトレジスト
を用いるならば、不要な区域は露光され、しかる
後除去される。どちらの型式のレジストも光蝕刻
法で周知であり、これ以上述べない。
にホトレジストを加えて処理する。一様な絶縁層
２９のうち不要な部分をおおつているホトレジス
トの区域を第５図の絶縁パツド２７に相当する区
域よりも溶けやすくし、溶剤によりこれを溶かし
て除去する。それから一様な絶縁層２９の露出し
た部分を適当な溶剤を用いてエツチング除去す
る。次に層２９の必要な区域をおおつている残り
のレジストを除去する。勿論この処理は２つの技
術により行うことができる。１つは露光すると架
橋結合するホトレジストを用いるものであり、こ
の技術では必要な区域が写真法により露光され
る。更に、もし露光すると劣化するホトレジスト
を用いるならば、不要な区域は露光され、しかる
後除去される。どちらの型式のレジストも光蝕刻
法で周知であり、これ以上述べない。
２つの技術を用いて第５図に示した絶縁パツド
２７の形をした絶縁体をつくる工程に続いて、ソ
ース電極を第７図の共通バス導体に接続する。以
下では、ソース電極は任意の行又は列における導
電性パツド２３であると考える。ソース電極及び
ゲート電極用のバス導体をつくる方法の一例は、
光蝕刻法を行つてからレジストによつてマスクさ
れていない部分に導電性材料を付着させることで
ある。したがつて第７図において、ソースバス導
体３１はアレイの全面にレジストを一様に塗布し
て、レジストを光のパターンで露光し、参照番号
３１で示した領域のレジストを除去し、レジスト
によつて占められていない領域に適当な導電性材
料を付着させ、残りのレジスト材料を除去するこ
とによつてつくられるであろう。もし望むなら
ば、ドレーン電極２５と電気的に結合しているド
レーンパツド３９をソースバス導体３１の形成時
に同時につくつてもよい。
２７の形をした絶縁体をつくる工程に続いて、ソ
ース電極を第７図の共通バス導体に接続する。以
下では、ソース電極は任意の行又は列における導
電性パツド２３であると考える。ソース電極及び
ゲート電極用のバス導体をつくる方法の一例は、
光蝕刻法を行つてからレジストによつてマスクさ
れていない部分に導電性材料を付着させることで
ある。したがつて第７図において、ソースバス導
体３１はアレイの全面にレジストを一様に塗布し
て、レジストを光のパターンで露光し、参照番号
３１で示した領域のレジストを除去し、レジスト
によつて占められていない領域に適当な導電性材
料を付着させ、残りのレジスト材料を除去するこ
とによつてつくられるであろう。もし望むなら
ば、ドレーン電極２５と電気的に結合しているド
レーンパツド３９をソースバス導体３１の形成時
に同時につくつてもよい。
ここでソース電極用のバス導体と、第７図に示
すゲートバス導体３５に接続しているゲート電極
３３用のバス導体とに関して行と列と言う場合に
は、ソースバス導体３１とソースバス導体を横切
るゲートバス導体３５のマトリツクスを想定して
いる。これによつてアレイのうちの１個のトラン
ジスタだけをアドレスすることができる。ただし
行と列という表現は行又は列が垂直又は水平に配
置されることを意味するものではない。
すゲートバス導体３５に接続しているゲート電極
３３用のバス導体とに関して行と列と言う場合に
は、ソースバス導体３１とソースバス導体を横切
るゲートバス導体３５のマトリツクスを想定して
いる。これによつてアレイのうちの１個のトラン
ジスタだけをアドレスすることができる。ただし
行と列という表現は行又は列が垂直又は水平に配
置されることを意味するものではない。
ソースバス導体３１を形成する導電性材料を付
着させてから、ゲートバス導体３５はソースバス
導体３１と交叉する区域に付着された絶縁パツド
３７上に付着させることにより形成される。望む
ならば、別の絶縁性材料を絶縁パツド２７の上に
同時に付着させ、それにゲート絶縁膜としての役
割をもたせてもよい。これらの絶縁性区域も光蝕
刻法によりつくられる。まずレジストを一様に塗
布して、絶縁材料を付着するべき区域のレジスト
を除き、次いでその区域に絶縁材料を付着せし
め、残りの部分からレジスト材料を除去する。最
後に別の光蝕刻工程で、ゲート電極３３とゲート
バス導体３５を形成する。ゲート電極３３を絶縁
パツド２７の上に付着形成する。望むならばこの
時点でゲート電極３３とゲートバス導体３５と同
時に、ドレーン電極２５と電気的に接続するドレ
ーンパツド３９を付着形成してもよい。ドレーン
パツド３９の面積は薄膜トランジスタの面積より
も広い。例えば液晶デイスプレイやエレクトロル
ミネセンス・デイスプレイのような電子光学的デ
イスプレイを駆動するのに薄膜トランジスタアレ
イを用いる場合には、ドレーン電極は電子光学的
デイスプレイの電極の１つを形成するので、ここ
で形成されるドレーンよりも大きくするのが望ま
しい。したがつてドレーンパツド３９を、上述し
た区域をつくるために前述したところと同様に、
光蝕刻法により形成することができる。
着させてから、ゲートバス導体３５はソースバス
導体３１と交叉する区域に付着された絶縁パツド
３７上に付着させることにより形成される。望む
ならば、別の絶縁性材料を絶縁パツド２７の上に
同時に付着させ、それにゲート絶縁膜としての役
割をもたせてもよい。これらの絶縁性区域も光蝕
刻法によりつくられる。まずレジストを一様に塗
布して、絶縁材料を付着するべき区域のレジスト
を除き、次いでその区域に絶縁材料を付着せし
め、残りの部分からレジスト材料を除去する。最
後に別の光蝕刻工程で、ゲート電極３３とゲート
バス導体３５を形成する。ゲート電極３３を絶縁
パツド２７の上に付着形成する。望むならばこの
時点でゲート電極３３とゲートバス導体３５と同
時に、ドレーン電極２５と電気的に接続するドレ
ーンパツド３９を付着形成してもよい。ドレーン
パツド３９の面積は薄膜トランジスタの面積より
も広い。例えば液晶デイスプレイやエレクトロル
ミネセンス・デイスプレイのような電子光学的デ
イスプレイを駆動するのに薄膜トランジスタアレ
イを用いる場合には、ドレーン電極は電子光学的
デイスプレイの電極の１つを形成するので、ここ
で形成されるドレーンよりも大きくするのが望ま
しい。したがつてドレーンパツド３９を、上述し
た区域をつくるために前述したところと同様に、
光蝕刻法により形成することができる。
第８図に本発明の好ましい実施例に従つてつく
つた薄膜トランジスタの完成した構造を示す。ガ
ラス基板１５をあらかじめ洗浄し、脱脂し、非イ
オン水で何回もゆすいで清浄にした後真空チヤン
バに入れて、２×10-7torrの真空にする。ガラス
基板１５の上に厚さ約1000Åのアルミニウムの一
様な導電層１９を蒸着する。次に、アルミニウム
導電層１９の表面に酸化アルミニウム（Al2O3）
の一様な絶縁層１７を蒸着する。この絶縁層１７
の厚さは約4000Åである。ここで用いる真空シス
テムはシヤドーマスクを適所に移動する機能を持
たないので、真空を破つてマスクを設置し、再び
真空にする。1000ÅのAl2O3層４１をマスク１１
の窓１３を通して蒸着し、次いで、約80Åのカド
ミウムセレンの半導体材料層を付着させ、第４Ａ
図から第７図に示した半導体パツド２１を形成す
る。Al2O3絶縁層４１は半導体パツド２１の半導
体材料を付着させるための新しい清浄な表面を提
供する。次にシヤドーマスク１１をマスクの窓１
３の長手方向に2.5ミル（63.5μm）だけ移動し、
シヤドーマスク１１の窓１３を通して約100Åの
厚さのインジウムを蒸着して導電層４３を形成す
る。次いでマスク１１を同じ位置にしたままで、
1000Åの厚さの金の層４５をシヤドーマスクを通
して蒸着する。２つの導電層４３と４５は共に第
４Ｂ図から第５図に示したソース電極となる導電
性パツド２３を形成する。次いでシヤドーマスク
を先の方向と180゜の方向に５ミル（127μm）だけ
移動し、同様な構造の100Åのインジウムの層４
７と1000Åの金の層４９とをシヤドーマスク１１
の窓１３を通して蒸着する。これらの導電層４７
と４９とは共に第４Ｃ図と第５図のドレーン電極
となる導電性パツド２５を形成する。再びシヤド
ーマスクを最初の位置に戻して、露出したカドミ
ウムセレンの層の表面に約1000Åの厚さの酸化ア
ルミニウムの層を付着させて、絶縁パツド２７を
形成する。こうしてつくつた構造を真空装置から
取出し、シヤドーマスク１１を除く。
つた薄膜トランジスタの完成した構造を示す。ガ
ラス基板１５をあらかじめ洗浄し、脱脂し、非イ
オン水で何回もゆすいで清浄にした後真空チヤン
バに入れて、２×10-7torrの真空にする。ガラス
基板１５の上に厚さ約1000Åのアルミニウムの一
様な導電層１９を蒸着する。次に、アルミニウム
導電層１９の表面に酸化アルミニウム（Al2O3）
の一様な絶縁層１７を蒸着する。この絶縁層１７
の厚さは約4000Åである。ここで用いる真空シス
テムはシヤドーマスクを適所に移動する機能を持
たないので、真空を破つてマスクを設置し、再び
真空にする。1000ÅのAl2O3層４１をマスク１１
の窓１３を通して蒸着し、次いで、約80Åのカド
ミウムセレンの半導体材料層を付着させ、第４Ａ
図から第７図に示した半導体パツド２１を形成す
る。Al2O3絶縁層４１は半導体パツド２１の半導
体材料を付着させるための新しい清浄な表面を提
供する。次にシヤドーマスク１１をマスクの窓１
３の長手方向に2.5ミル（63.5μm）だけ移動し、
シヤドーマスク１１の窓１３を通して約100Åの
厚さのインジウムを蒸着して導電層４３を形成す
る。次いでマスク１１を同じ位置にしたままで、
1000Åの厚さの金の層４５をシヤドーマスクを通
して蒸着する。２つの導電層４３と４５は共に第
４Ｂ図から第５図に示したソース電極となる導電
性パツド２３を形成する。次いでシヤドーマスク
を先の方向と180゜の方向に５ミル（127μm）だけ
移動し、同様な構造の100Åのインジウムの層４
７と1000Åの金の層４９とをシヤドーマスク１１
の窓１３を通して蒸着する。これらの導電層４７
と４９とは共に第４Ｃ図と第５図のドレーン電極
となる導電性パツド２５を形成する。再びシヤド
ーマスクを最初の位置に戻して、露出したカドミ
ウムセレンの層の表面に約1000Åの厚さの酸化ア
ルミニウムの層を付着させて、絶縁パツド２７を
形成する。こうしてつくつた構造を真空装置から
取出し、シヤドーマスク１１を除く。
こうしてつくつたいくつかの層を含む基板を再
び真空装置に入れて、前述したのと同じ値の真空
度にする。約1000Åのニツケルの層を全体に一様
にかぶせてから再び基板を真空装置から取出す。
米国マサチユーセツツ州ニユートン市のシツプレ
イ社から売られているシツプレイAZ1350Jという
商品名のホトレジストの一様な層をニツケル層の
表面にスピンコーテイングし、光蝕刻法により露
光してソースバス導体３１とドレーンパツド３９
とを描く。ソースバス導体３１とドレーンパツド
３９はアレイの各薄膜トランジスタのソース電極
（層４３と４５として示されている）及びドレー
ン電極（層４７と４９として示されている）と
夫々接続している。それから水６と硝酸１の割合
から成る溶剤を用いて不要な領域のニツケルをエ
ツチング除去する。ホトレジストの残りの部分を
アセトン溶液中に浸してから乾燥することによつ
て除く。第７図の交叉点の絶縁区域を形成する絶
縁パツド３７の区域とゲート絶縁体の残りの部分
となる区域を描くために、再びホトレジストを表
面に加えて露光する。露光された区域のホトレジ
ストを除去して再び基板を真空装置内に入れ、
3000Åの厚い酸化アルミニウムの層５１を表面に
蒸着する。それから基板の最上部の酸化アルミニ
ウムを含むホトレジストの残りの部分を除去する
ために、基板を再度真空装置から取出してアセト
ンに浸す。最後に基板を再度真空装置に入れて、
1000Åの厚さのアルミニウムの一様な層を構造の
上に付着させる。基板を真空装置から取出して、
前述したのと同様な方法でホトレジストを用いて
ゲート電極３３とゲートバス導体とを描き、アル
ミニウムの不要な部分をエツチング除去する。そ
れからアセトンを用いて残つているホトレジスト
の部分を溶かし、薄膜トランジスタの全構造の製
造を完了する。
び真空装置に入れて、前述したのと同じ値の真空
度にする。約1000Åのニツケルの層を全体に一様
にかぶせてから再び基板を真空装置から取出す。
米国マサチユーセツツ州ニユートン市のシツプレ
イ社から売られているシツプレイAZ1350Jという
商品名のホトレジストの一様な層をニツケル層の
表面にスピンコーテイングし、光蝕刻法により露
光してソースバス導体３１とドレーンパツド３９
とを描く。ソースバス導体３１とドレーンパツド
３９はアレイの各薄膜トランジスタのソース電極
（層４３と４５として示されている）及びドレー
ン電極（層４７と４９として示されている）と
夫々接続している。それから水６と硝酸１の割合
から成る溶剤を用いて不要な領域のニツケルをエ
ツチング除去する。ホトレジストの残りの部分を
アセトン溶液中に浸してから乾燥することによつ
て除く。第７図の交叉点の絶縁区域を形成する絶
縁パツド３７の区域とゲート絶縁体の残りの部分
となる区域を描くために、再びホトレジストを表
面に加えて露光する。露光された区域のホトレジ
ストを除去して再び基板を真空装置内に入れ、
3000Åの厚い酸化アルミニウムの層５１を表面に
蒸着する。それから基板の最上部の酸化アルミニ
ウムを含むホトレジストの残りの部分を除去する
ために、基板を再度真空装置から取出してアセト
ンに浸す。最後に基板を再度真空装置に入れて、
1000Åの厚さのアルミニウムの一様な層を構造の
上に付着させる。基板を真空装置から取出して、
前述したのと同様な方法でホトレジストを用いて
ゲート電極３３とゲートバス導体とを描き、アル
ミニウムの不要な部分をエツチング除去する。そ
れからアセトンを用いて残つているホトレジスト
の部分を溶かし、薄膜トランジスタの全構造の製
造を完了する。
最後に、窒素のような非酸化雰囲気で約350℃
で約10時間熱する等により、完成した薄膜トラン
ジスタアレイをアニールすることが望ましい。
で約10時間熱する等により、完成した薄膜トラン
ジスタアレイをアニールすることが望ましい。
以上本発明をかなり詳しく説明したが、単に例
示のためにすぎず、当業者は特許請求の範囲の項
に記載した本発明の思想と範囲から逸脱すること
なく、薄膜トランジスタアレイとその製造方法に
多くの変形をなしうることは理解されるはずであ
る。
示のためにすぎず、当業者は特許請求の範囲の項
に記載した本発明の思想と範囲から逸脱すること
なく、薄膜トランジスタアレイとその製造方法に
多くの変形をなしうることは理解されるはずであ
る。
第１図は本発明の製造工程に用いるのに好適な
シヤドーマスクの一部を示した図である。第２
図、第３図、第４図は本発明の製造工程の最初の
時点で用いるのに好適な基板の断面図を示したも
のである。第４Ａ図から第４Ｃ図は第４図に示し
た基板が本発明によつて処理されているときの様
子を示した図である。第５図は本発明により処理
中の基板の一実施例の断面図を示したものであ
る。第６図は本発明により処理中の基板の他の実
施例の断面図を示したものである。第７図はアレ
イの１個の薄膜トランジスタの平面図であつて、
各種電極との接続を示している。第８図は本発明
によりつくられた薄膜トランジスタの断面図であ
る。 １１…シヤドーマスク、１３…窓、１５…基
板、１７…絶縁層、１９…導電層、２１…半導体
パツド、２３…導電性パツド（ソース電極）、２
５…導電性パツド（ドレーン電極）、２７…絶縁
パツド、２９…絶縁層、３１…ソースバス導体、
３３…ゲート電極、３５…ゲートバス導体、３７
…絶縁パツド、３９…ドレーンパツド、４１…絶
縁層、４３…導電層（インジウム）、４５…導電
層（金）、４７…導電層（インジウム）、４９…導
電層（金）。
シヤドーマスクの一部を示した図である。第２
図、第３図、第４図は本発明の製造工程の最初の
時点で用いるのに好適な基板の断面図を示したも
のである。第４Ａ図から第４Ｃ図は第４図に示し
た基板が本発明によつて処理されているときの様
子を示した図である。第５図は本発明により処理
中の基板の一実施例の断面図を示したものであ
る。第６図は本発明により処理中の基板の他の実
施例の断面図を示したものである。第７図はアレ
イの１個の薄膜トランジスタの平面図であつて、
各種電極との接続を示している。第８図は本発明
によりつくられた薄膜トランジスタの断面図であ
る。 １１…シヤドーマスク、１３…窓、１５…基
板、１７…絶縁層、１９…導電層、２１…半導体
パツド、２３…導電性パツド（ソース電極）、２
５…導電性パツド（ドレーン電極）、２７…絶縁
パツド、２９…絶縁層、３１…ソースバス導体、
３３…ゲート電極、３５…ゲートバス導体、３７
…絶縁パツド、３９…ドレーンパツド、４１…絶
縁層、４３…導電層（インジウム）、４５…導電
層（金）、４７…導電層（インジウム）、４９…導
電層（金）。
Claims (1)
- 【特許請求の範囲】 １ 複数個の薄膜トランジスタの各々が半導体パ
ツドに関して位置付けされたソース電極とドレー
ン電極とゲート電極とを有し、前記複数個の薄膜
トランジスタは行及び列状をなして配置されてい
て、いずれの行においてもそれぞれのトランジス
タの各ソース電極は共通バス導体に接続され、か
ついずれの列においてもそれぞれのトランジスタ
の各ゲート電極は共通バス導体に接続されてマト
リツクスを形成し、それによつて、アレイの任意
のトランジスタをアドレスすることができ、各ト
ランジスタは１回の真空降圧操作中に形成された
隣接付着層と半導体パツドとの界面を少なくとも
有しているような薄膜トランジスタアレイの製造
方法であつて： 付着させる半導体パツドと大きさ、形状及び相
対的位置に適合する複数の窓を有するマスクを通
して、半導体材料を付着させることにより前記半
導体パツドを形成する段階と、 前記マトリツクスの軸の１つに平行な第１の方
向に、特定の距離だけ前記マスクを移動させる段
階と、 前記マスクの前記窓を通して導電材料を付着さ
せることにより各半導体パツドに第１の電気的コ
ンタクトを形成する段階と、 前記最初の移動の距離の約２倍の距離だけ、前
記第１の方向に対し180゜の角度をなす方向に前記
マスクを移動させる段階と、 前記マスクの前記窓を通して導電材料を付着さ
せることにより各半導体パツドに第２の電気的コ
ンタクトを形成する段階と、 前記半導体パツドにより占有されている区域に
わたつて絶縁層を付着する段階と、 かくして調製された構造体を真空系から取出す
段階と、 前記絶縁層上に前記アレーの各トランジスタの
ゲート電極を形成する段階と、 電源のバス導体及びゲートバス導体を形成する
段階、 を含むことを特徴とする前記薄膜トランジスタア
レイの製造方法。 ２ 特許請求の範囲第１項に記載の方法であつ
て、前記半導体パツドが基板に直接付着されるこ
とを特徴とする薄膜トランジスタアレイの製造方
法。 ３ 特許請求の範囲第１項に記載の方法であつ
て、前記半導体パツドは、同一の真空降圧操作中
に予め基板に被覆された絶縁層上に付着されるこ
とを特徴とする薄膜トランジスタアレイの製造方
法。 ４ 特許請求の範囲第１項に記載の方法であつ
て、前記半導体パツドは、基板上に付着された均
一な導電層を被覆する絶縁層上に付着されること
を特徴とする、薄膜トランジスタアレイの製造方
法。 ５ 特許請求の範囲第４項に記載の方法であつ
て、前記導電層は同一の真空降圧操作中に前記基
板に被覆されることを特徴とする薄膜トランジス
タアレイの製造方法。
Applications Claiming Priority (1)
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|---|---|---|---|
| US06/203,218 US4335161A (en) | 1980-11-03 | 1980-11-03 | Thin film transistors, thin film transistor arrays, and a process for preparing the same |
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| JPH0566013B2 true JPH0566013B2 (ja) | 1993-09-20 |
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Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0055620B1 (en) * | 1980-12-29 | 1985-12-18 | Fujitsu Limited | Method of projecting circuit patterns |
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| US5736751A (en) * | 1982-04-13 | 1998-04-07 | Seiko Epson Corporation | Field effect transistor having thick source and drain regions |
| US5698864A (en) * | 1982-04-13 | 1997-12-16 | Seiko Epson Corporation | Method of manufacturing a liquid crystal device having field effect transistors |
| US6294796B1 (en) * | 1982-04-13 | 2001-09-25 | Seiko Epson Corporation | Thin film transistors and active matrices including same |
| US4461071A (en) * | 1982-08-23 | 1984-07-24 | Xerox Corporation | Photolithographic process for fabricating thin film transistors |
| FR2533072B1 (fr) * | 1982-09-14 | 1986-07-18 | Coissard Pierre | Procede de fabrication de circuits electroniques a base de transistors en couches minces et de condensateurs |
| JPS5954269A (ja) * | 1982-09-22 | 1984-03-29 | Seiko Epson Corp | 薄膜半導体装置 |
| JPS59124162A (ja) * | 1982-12-29 | 1984-07-18 | Sharp Corp | 薄膜トランジスタ |
| US4511599A (en) * | 1983-03-01 | 1985-04-16 | Sigmatron Associates | Mask for vacuum depositing back metal electrodes on EL panel |
| CA1228935A (en) * | 1983-12-23 | 1987-11-03 | Sony Corp | SEMICONDUCTOR DEVICE WITH ACTIVE ZONE OF POLYCRYSTALLINE SILICON, AND THEIR MANUFACTURE |
| JPS60241270A (ja) * | 1984-05-16 | 1985-11-30 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| US5019807A (en) * | 1984-07-25 | 1991-05-28 | Staplevision, Inc. | Display screen |
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| US4915057A (en) * | 1985-10-23 | 1990-04-10 | Gte Products Corporation | Apparatus and method for registration of shadow masked thin-film patterns |
| US4746548A (en) * | 1985-10-23 | 1988-05-24 | Gte Products Corporation | Method for registration of shadow masked thin-film patterns |
| US4715940A (en) * | 1985-10-23 | 1987-12-29 | Gte Products Corporation | Mask for patterning electrode structures in thin film EL devices |
| US4615781A (en) * | 1985-10-23 | 1986-10-07 | Gte Products Corporation | Mask assembly having mask stress relieving feature |
| US5270229A (en) * | 1989-03-07 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Thin film semiconductor device and process for producing thereof |
| US4972248A (en) * | 1989-05-11 | 1990-11-20 | Syracuse University | Multi-layer circuit structure with thin semiconductor channels |
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| US6979840B1 (en) * | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| JP3437863B2 (ja) * | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| JP3464285B2 (ja) * | 1994-08-26 | 2003-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW297950B (ja) * | 1994-12-16 | 1997-02-11 | Handotai Energy Kenkyusho Kk | |
| US6214631B1 (en) | 1998-10-30 | 2001-04-10 | The Trustees Of Princeton University | Method for patterning light emitting devices incorporating a movable mask |
| JP2001177097A (ja) * | 1999-12-10 | 2001-06-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタ及びその製造方法 |
| DE10017610C2 (de) * | 2000-03-30 | 2002-10-31 | Hahn Meitner Inst Berlin Gmbh | Verfahren zur Herstellung eines Solarmoduls mit integriert serienverschalteten Dünnschicht-Solarzellen und Verwendung davon |
| US6821348B2 (en) * | 2002-02-14 | 2004-11-23 | 3M Innovative Properties Company | In-line deposition processes for circuit fabrication |
| US20030151118A1 (en) * | 2002-02-14 | 2003-08-14 | 3M Innovative Properties Company | Aperture masks for circuit fabrication |
| US6897164B2 (en) * | 2002-02-14 | 2005-05-24 | 3M Innovative Properties Company | Aperture masks for circuit fabrication |
| US6943066B2 (en) * | 2002-06-05 | 2005-09-13 | Advantech Global, Ltd | Active matrix backplane for controlling controlled elements and method of manufacture thereof |
| KR100480705B1 (ko) * | 2002-07-03 | 2005-04-06 | 엘지전자 주식회사 | 유기 ｅｌ 소자 제작용 새도우 마스크 및 그 제조 방법 |
| JP2004186395A (ja) * | 2002-12-03 | 2004-07-02 | Fujitsu Ltd | セラミック基板の製造方法 |
| CN100426472C (zh) * | 2003-02-28 | 2008-10-15 | 富士通株式会社 | 耐腐蚀性膜及该膜和抗蚀剂图形和半导体器件的制造方法 |
| US20070178710A1 (en) * | 2003-08-18 | 2007-08-02 | 3M Innovative Properties Company | Method for sealing thin film transistors |
| US20070137568A1 (en) * | 2005-12-16 | 2007-06-21 | Schreiber Brian E | Reciprocating aperture mask system and method |
| US7763114B2 (en) * | 2005-12-28 | 2010-07-27 | 3M Innovative Properties Company | Rotatable aperture mask assembly and deposition system |
| DE102006042617B4 (de) * | 2006-09-05 | 2010-04-08 | Q-Cells Se | Verfahren zur Erzeugung von lokalen Kontakten |
| US7741204B2 (en) * | 2006-10-30 | 2010-06-22 | Hewlett-Packard Development Company, L.P. | Mixed-scale electronic interfaces |
| DE102006055862B4 (de) * | 2006-11-22 | 2008-07-03 | Q-Cells Ag | Verfahren und Vorrichtung zum Herstellen einer elektrischen Solarzellen-Kontaktstruktur an einem Substrat |
| KR20170142998A (ko) * | 2009-12-25 | 2017-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작 방법 |
| US8658478B2 (en) * | 2010-09-23 | 2014-02-25 | Advantech Global, Ltd | Transistor structure for improved static control during formation of the transistor |
| WO2014037380A1 (en) * | 2012-09-04 | 2014-03-13 | MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. | Method and apparatus for the fabrication of nanostructures, network of interconnected nanostructures and nanostructure |
| KR102089339B1 (ko) * | 2013-12-31 | 2020-03-16 | 엘지디스플레이 주식회사 | 마스크 및 그를 이용한 박막트랜지스터의 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3510349A (en) * | 1966-11-15 | 1970-05-05 | Us Air Force | Vacuum deposited interconnection matrix |
| US3669661A (en) * | 1970-03-06 | 1972-06-13 | Westinghouse Electric Corp | Method of producing thin film transistors |
| US4065781A (en) * | 1974-06-21 | 1977-12-27 | Westinghouse Electric Corporation | Insulated-gate thin film transistor with low leakage current |
| US4040073A (en) * | 1975-08-29 | 1977-08-02 | Westinghouse Electric Corporation | Thin film transistor and display panel using the transistor |
| US4042854A (en) * | 1975-11-21 | 1977-08-16 | Westinghouse Electric Corporation | Flat panel display device with integral thin film transistor control system |
| US4086127A (en) * | 1977-07-01 | 1978-04-25 | Westinghouse Electric Corporation | Method of fabricating apertured deposition masks used for fabricating thin film transistors |
-
1980
- 1980-11-03 US US06/203,218 patent/US4335161A/en not_active Expired - Lifetime
-
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