JPH0560621B2 - - Google Patents
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- JPH0560621B2 JPH0560621B2 JP62030917A JP3091787A JPH0560621B2 JP H0560621 B2 JPH0560621 B2 JP H0560621B2 JP 62030917 A JP62030917 A JP 62030917A JP 3091787 A JP3091787 A JP 3091787A JP H0560621 B2 JPH0560621 B2 JP H0560621B2
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- interrupt
- terminal
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、割込み制御方式に関し、特にプロセ
ツサ部と同一のきよう体内に設けられる入出力制
御部を構成する複数のアダプタ部それぞれのプロ
セツサ部への割込み優先順位を、これらを相互に
接続する配線状態により予め設定しておく割込み
制御方式に関する。
ツサ部と同一のきよう体内に設けられる入出力制
御部を構成する複数のアダプタ部それぞれのプロ
セツサ部への割込み優先順位を、これらを相互に
接続する配線状態により予め設定しておく割込み
制御方式に関する。
従来、この種の割込み制御方式では、あらかじ
め決められた実装形態に従つて、プロセツサ部と
の接続配線に対するアダプタ部等の割込み信号端
子の位置を設定して各アダプタ部の割込み優先順
位を設定したり、あるいはスイツチ設定等により
割込み信号端子等を変えて各アダプタ部の割込み
優先順位を変換したりしていた。
め決められた実装形態に従つて、プロセツサ部と
の接続配線に対するアダプタ部等の割込み信号端
子の位置を設定して各アダプタ部の割込み優先順
位を設定したり、あるいはスイツチ設定等により
割込み信号端子等を変えて各アダプタ部の割込み
優先順位を変換したりしていた。
上述した従来の割込み制御方式は、あらかじめ
決められた実装形態に従つて割込み信号端子等を
変えて各アダプタ部の割込み優先順位を設定する
か、あるいは、スイツチ設定等により割込み信号
端子を変えて割込み優先順位を変換しているた
め、システムの構築が限定されてしまう欠点及び
スイツチ設定等の誤りが生ずる欠点がある。ま
た、例えば、１つのプロセツサ部に同一のアダプ
タ部を２台接続する場合、同一アダプタ部であつ
ても割込み優先順位によつて、各アダプタ部のス
イツチ設定等を異らせる必要があると言う欠点も
生ずる。
決められた実装形態に従つて割込み信号端子等を
変えて各アダプタ部の割込み優先順位を設定する
か、あるいは、スイツチ設定等により割込み信号
端子を変えて割込み優先順位を変換しているた
め、システムの構築が限定されてしまう欠点及び
スイツチ設定等の誤りが生ずる欠点がある。ま
た、例えば、１つのプロセツサ部に同一のアダプ
タ部を２台接続する場合、同一アダプタ部であつ
ても割込み優先順位によつて、各アダプタ部のス
イツチ設定等を異らせる必要があると言う欠点も
生ずる。
〔発明が解決しようとする問題点〕 本発明の割
込み制御方式は、それぞれ第１〜第ｌおよび第
1′〜第l′の割込み要求端子第１〜第ｍおよび第
1′〜第m′の割込み応答端子ならびに第１〜第ｎお
よび第1′〜第n′の実装位置通知端子が設けられた
同一の複数のスロツトが並べて設けられ、前記ス
ロツトそれぞれの前記第1′〜第l′の割込み要求端
子前記第1′〜第m′の割込み応答端子および前記第
1′〜第n′の実装位置通知端子それぞれを前記スロ
ツトの一方の側に並ぶものの前記第１〜第ｌの割
込み要求端子前記第１〜第ｍの割込み応答端子お
よび前記第１〜第ｎの実装位置通知端子それぞれ
に接続する配線が設けられたバツクボードと、 前記スロツトのいずれかに装着されたプロセツ
サ部と、 それぞれ前記スロツトの前記プロセツサ部が装
着されたものの前記一方の側に連続して並ぶもの
に装着され、それぞれに前記第ｉの割込み要求端
子と前記第（ｉ−１）′の割込み要求端子とを接
続する配線前記第ｉの割込み応答端子と前記第
i′の割込み応答端子とを接続する配線および前記
第ｉの実装位置応答端子と前記第（ｉ＋１）′の
実装位置応答端子とを接続する配線が設けられ、
割込み要求信号を前記第１の割込み要求端子から
出力させる１または複数のアダプタ部とを含み、 前記プロセツサ部は前記第1′〜第l′の割込み要
求端子から入力する前記割込み要求信号に応じて
前記第1′〜第m′の割込み応答端子から割込み応答
信号を出力させ、前記第1′〜第n′の実装位置通知
端子から実装位置通知信号を出力させ、 前記アダプタ部は前記第１〜第ｎの実装位置通
知端子から入力する前記実装位置通知信号により
前記第１〜第ｍの割込み応答端子から入力する前
記割込み応答信号が自らに対するものであるか否
かを判断することを特徴とする。
込み制御方式は、それぞれ第１〜第ｌおよび第
1′〜第l′の割込み要求端子第１〜第ｍおよび第
1′〜第m′の割込み応答端子ならびに第１〜第ｎお
よび第1′〜第n′の実装位置通知端子が設けられた
同一の複数のスロツトが並べて設けられ、前記ス
ロツトそれぞれの前記第1′〜第l′の割込み要求端
子前記第1′〜第m′の割込み応答端子および前記第
1′〜第n′の実装位置通知端子それぞれを前記スロ
ツトの一方の側に並ぶものの前記第１〜第ｌの割
込み要求端子前記第１〜第ｍの割込み応答端子お
よび前記第１〜第ｎの実装位置通知端子それぞれ
に接続する配線が設けられたバツクボードと、 前記スロツトのいずれかに装着されたプロセツ
サ部と、 それぞれ前記スロツトの前記プロセツサ部が装
着されたものの前記一方の側に連続して並ぶもの
に装着され、それぞれに前記第ｉの割込み要求端
子と前記第（ｉ−１）′の割込み要求端子とを接
続する配線前記第ｉの割込み応答端子と前記第
i′の割込み応答端子とを接続する配線および前記
第ｉの実装位置応答端子と前記第（ｉ＋１）′の
実装位置応答端子とを接続する配線が設けられ、
割込み要求信号を前記第１の割込み要求端子から
出力させる１または複数のアダプタ部とを含み、 前記プロセツサ部は前記第1′〜第l′の割込み要
求端子から入力する前記割込み要求信号に応じて
前記第1′〜第m′の割込み応答端子から割込み応答
信号を出力させ、前記第1′〜第n′の実装位置通知
端子から実装位置通知信号を出力させ、 前記アダプタ部は前記第１〜第ｎの実装位置通
知端子から入力する前記実装位置通知信号により
前記第１〜第ｍの割込み応答端子から入力する前
記割込み応答信号が自らに対するものであるか否
かを判断することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を適用するシステ
ムのブロツク図で、汎用バス３０には、プロセツ
サ部P1〜P3が接続され、プロセツサ部P1には、
内部バス３１を介してアダプタ部A11〜A14が接
続されている。以下、同様にしてプロセツサ部
P2には、内部バス３２を介してアダプタ部A21、
A22が、プロセツサ部P3には内部バス３３を介し
てアダプタ部A3が接続されている。アダプタ部
A11〜A14は、プロセツサ部P1と割込み制御を行
ない、アダプタ部A21、A22は、プロセツサ部P2
と、アダプタ部A31はプロセツサ部P3と割込み制
御を行なう。本実施例では、プロセツサ部に接続
されるアダプタの数は、最大４台の時について示
す。
ムのブロツク図で、汎用バス３０には、プロセツ
サ部P1〜P3が接続され、プロセツサ部P1には、
内部バス３１を介してアダプタ部A11〜A14が接
続されている。以下、同様にしてプロセツサ部
P2には、内部バス３２を介してアダプタ部A21、
A22が、プロセツサ部P3には内部バス３３を介し
てアダプタ部A3が接続されている。アダプタ部
A11〜A14は、プロセツサ部P1と割込み制御を行
ない、アダプタ部A21、A22は、プロセツサ部P2
と、アダプタ部A31はプロセツサ部P3と割込み制
御を行なう。本実施例では、プロセツサ部に接続
されるアダプタの数は、最大４台の時について示
す。
第２図は、第１図に示すシステムをきよう体に
実装した場合のバツクボードの配線を示す。第２
図において、破線で示すスロツトＳ１〜Ｓ１０は
バツクボードに設けられるコネクタで、スロツト
Ｓ１〜Ｓ１０それぞれに、プロセツサ部P1、ア
ダプタ部A11〜A14、プロセツサ部P2、アダプタ
部A11、A22、プロエツサ部P3、アダプタ部A31そ
れぞれが装着される。
実装した場合のバツクボードの配線を示す。第２
図において、破線で示すスロツトＳ１〜Ｓ１０は
バツクボードに設けられるコネクタで、スロツト
Ｓ１〜Ｓ１０それぞれに、プロセツサ部P1、ア
ダプタ部A11〜A14、プロセツサ部P2、アダプタ
部A11、A22、プロエツサ部P3、アダプタ部A31そ
れぞれが装着される。
また、各スロツトＳ１〜Ｓ１０はそれぞれに
は、端子１〜２４が設けられ端子１〜８は、アダ
プタ部からプロセツサ部への割込み要求端子であ
り、端子９〜１６は、プロセツサ部からアダプタ
部への割込み応答端子であり、端子１７〜２４
は、実装位置通知端子である。第２図中のスロツ
トＳ１〜Ｓ１０の隣接するものの間に設けられた
端子１〜２４間の実線で示す接続は、バツクボー
ド上での接続を示し、スロツトＳ１〜Ｓ１０それ
ぞれ内の端子１〜２４間の点線で示す接続は、ア
ダプタ部内部に設けられた配線による接続を示
す。各スロツト間においては、端子２，１、端子
４，３、端子６，５…端子２４，２３の各組の端
子間が接続されている。
は、端子１〜２４が設けられ端子１〜８は、アダ
プタ部からプロセツサ部への割込み要求端子であ
り、端子９〜１６は、プロセツサ部からアダプタ
部への割込み応答端子であり、端子１７〜２４
は、実装位置通知端子である。第２図中のスロツ
トＳ１〜Ｓ１０の隣接するものの間に設けられた
端子１〜２４間の実線で示す接続は、バツクボー
ド上での接続を示し、スロツトＳ１〜Ｓ１０それ
ぞれ内の端子１〜２４間の点線で示す接続は、ア
ダプタ部内部に設けられた配線による接続を示
す。各スロツト間においては、端子２，１、端子
４，３、端子６，５…端子２４，２３の各組の端
子間が接続されている。
各アダプタ部内において端子３と２が接続さ
れ、端子５と４が接続され、端子７と６が接続さ
れている。各アダプタA11〜A14，A21，A22，A31
は、割込み信号を端子１に出力する。従つてアダ
プタ部A11の割込み信号は、プロセツサ部P1（ス
ロツトＳ１）の端子２に出され、アダプタ部A12
の割込み信号は、アダプタ部A11（スロツトＳ２）
の端子２及び端子３を介してプロセツサ部P1の
端子４に出され、アダプタA13の割込み信号は、
アダプタ部A12（スロツトＳ３）の端子２、端子
３、アダプタA11の端子４及び端子５を介してプ
ロセツサ部P1の端子６に出され、アダプタ部A14
の割込み信号は、アダプタ部A13の（スロツトＳ
４）の端子２、端子３、アダプタ部A12の端子
４、端子５、アダプタ部A11の端子６、及び端子
７を介してプロセツサ部P1の端子８ピンに出さ
れる。プロセツサ部P1は、端子２、端子４、端
子６および端子８に入力される割込み信号に対
し、優先順位を設定しておき、一番優先順位の高
い端子に対応するアダプタからの割込み信号に対
する応答信号を端子１０，１２，１４，１６を使
用して返す。
れ、端子５と４が接続され、端子７と６が接続さ
れている。各アダプタA11〜A14，A21，A22，A31
は、割込み信号を端子１に出力する。従つてアダ
プタ部A11の割込み信号は、プロセツサ部P1（ス
ロツトＳ１）の端子２に出され、アダプタ部A12
の割込み信号は、アダプタ部A11（スロツトＳ２）
の端子２及び端子３を介してプロセツサ部P1の
端子４に出され、アダプタA13の割込み信号は、
アダプタ部A12（スロツトＳ３）の端子２、端子
３、アダプタA11の端子４及び端子５を介してプ
ロセツサ部P1の端子６に出され、アダプタ部A14
の割込み信号は、アダプタ部A13の（スロツトＳ
４）の端子２、端子３、アダプタ部A12の端子
４、端子５、アダプタ部A11の端子６、及び端子
７を介してプロセツサ部P1の端子８ピンに出さ
れる。プロセツサ部P1は、端子２、端子４、端
子６および端子８に入力される割込み信号に対
し、優先順位を設定しておき、一番優先順位の高
い端子に対応するアダプタからの割込み信号に対
する応答信号を端子１０，１２，１４，１６を使
用して返す。
プロセツサ部P1に対する割込みの優先順位が
A11＞A12＞A13＞A14（アダプタA11の優先順位が
最も高くアダプタA14の優先順位が最も低い）と
すると、この優先順位により、プロセツサ部P1
は、端子１０，１２，１４，１６に応答信号を返
す。アダプタ部A11，A12，A13，A14それぞれの
応答に対応して端子１０，１２，１４，１６それ
ぞれに応答信号を返す。アダプタ部では、内部で
端子９及び端子１０を接続し、同様に端子１１，
１２、端子１３，１４、端子１５，１６の各対ど
うしを接続し、応答信号を次のアダプタに対し
て、出力する。
A11＞A12＞A13＞A14（アダプタA11の優先順位が
最も高くアダプタA14の優先順位が最も低い）と
すると、この優先順位により、プロセツサ部P1
は、端子１０，１２，１４，１６に応答信号を返
す。アダプタ部A11，A12，A13，A14それぞれの
応答に対応して端子１０，１２，１４，１６それ
ぞれに応答信号を返す。アダプタ部では、内部で
端子９及び端子１０を接続し、同様に端子１１，
１２、端子１３，１４、端子１５，１６の各対ど
うしを接続し、応答信号を次のアダプタに対し
て、出力する。
各アダプタ部A11，A12，A13，A14は、割込み
応答信号が自割込みに対してのものが判別するた
め、実装位置通知信号により各アダプタ部の実装
位置を知る。実装位置通知信号は、プロセツサ部
P1の端子１８，２０，２２，２４を接地し、各
アダプタ部A11，A12，A13，A14は、内部で端子
１７と２０，１９と２２及び２１と２４を接続す
ることにより行なわれる。各アダプタ部A11，
A12，A13及びA14は、それぞれ端子２０，２２，
２４の状態により自アダプタ部がプロセツサ部
P1からどれだけ離れているか知ることが出来る。
応答信号が自割込みに対してのものが判別するた
め、実装位置通知信号により各アダプタ部の実装
位置を知る。実装位置通知信号は、プロセツサ部
P1の端子１８，２０，２２，２４を接地し、各
アダプタ部A11，A12，A13，A14は、内部で端子
１７と２０，１９と２２及び２１と２４を接続す
ることにより行なわれる。各アダプタ部A11，
A12，A13及びA14は、それぞれ端子２０，２２，
２４の状態により自アダプタ部がプロセツサ部
P1からどれだけ離れているか知ることが出来る。
例えばアダプタ部A11は、端子２０が“０”
（接地電圧）端子２２が“０”端子２４が“０”
になる。同様にそれぞれの端子２０，２２，２４
についてアダプタ部A12は、“１”（非接地電位）、
“０”、“０”、アダプタ部A13は、“１”、“１”、
“０”、アダプタ部A14は、“１”、“１”、“１”に
なる。本実施例では、各アダプタ部は、端子２
０，２２，２４の実装位置通知信号が“０”、
“０”、“０”のときは端子９の割込み応答信号を
使用し、“１”、“０”、“０”のときは端子１１の
割込み応答信号を使用し、“１”、“１”、“０”の
ときは端子１３の割込み応答信号を使用し、
“１”、“１”、“１”のときは端子１５の割込み応
答信号を使用する。また、プロセツサ部P1、P2、
P3は、各信号に対して内部接続していない所で
ある。これにより内部バス３１，３２，３３はそ
れぞれ分離されている。
（接地電圧）端子２２が“０”端子２４が“０”
になる。同様にそれぞれの端子２０，２２，２４
についてアダプタ部A12は、“１”（非接地電位）、
“０”、“０”、アダプタ部A13は、“１”、“１”、
“０”、アダプタ部A14は、“１”、“１”、“１”に
なる。本実施例では、各アダプタ部は、端子２
０，２２，２４の実装位置通知信号が“０”、
“０”、“０”のときは端子９の割込み応答信号を
使用し、“１”、“０”、“０”のときは端子１１の
割込み応答信号を使用し、“１”、“１”、“０”の
ときは端子１３の割込み応答信号を使用し、
“１”、“１”、“１”のときは端子１５の割込み応
答信号を使用する。また、プロセツサ部P1、P2、
P3は、各信号に対して内部接続していない所で
ある。これにより内部バス３１，３２，３３はそ
れぞれ分離されている。
第２図において、プロセツサ部P2、アダプタ
部A21、A22間においても同様に割込み制御が行
われる。
部A21、A22間においても同様に割込み制御が行
われる。
本実施例においてアダプタ部A11〜A14の割込
み優先順位は実装位置により決定され、アダプタ
部A11〜A14に同一のものを使用し、割込み信号
端子設定用のスイツチ等を設けなくてもアダプタ
部A11〜A14の優先順位を設定できる。また、一
つのプロセツサ部に対するアダプタ部が４個、２
個、１個の場合のほか３個の場合等、一つのプロ
セツサ部に接続するアダプタ部の数を適宜選ぶこ
とができる。
み優先順位は実装位置により決定され、アダプタ
部A11〜A14に同一のものを使用し、割込み信号
端子設定用のスイツチ等を設けなくてもアダプタ
部A11〜A14の優先順位を設定できる。また、一
つのプロセツサ部に対するアダプタ部が４個、２
個、１個の場合のほか３個の場合等、一つのプロ
セツサ部に接続するアダプタ部の数を適宜選ぶこ
とができる。
また、同一のバツクボードを使用して装着する
プロセツサ部、アダプタ部を変えるだけで各種の
システムを構成することもできる。例えば、第２
図において、アダプタA14の代わりにプロセツサ
部P2をスロツトＳ５に装着し、かつスロツトＳ
６にアダプタ部を装着して他のシステムを構成す
ることもできる。
プロセツサ部、アダプタ部を変えるだけで各種の
システムを構成することもできる。例えば、第２
図において、アダプタA14の代わりにプロセツサ
部P2をスロツトＳ５に装着し、かつスロツトＳ
６にアダプタ部を装着して他のシステムを構成す
ることもできる。
以上説明したように本発明は、バツクボードに
設けられるスロツトそれぞれに割込み要求信号、
割込応答信号、実装位置通知信号を構成する信号
それぞれに対して２つずつの端子を設け、スロツ
トに装着されるアダプタ部内にスロツトに設けら
れた端子を適宜に接続する配線を設けることによ
り、あらかじめ決められた実装形態に従つて割込
み信号端子等を変えたりあるいはスイツチ設定等
により割込み信号端子を変えることなく、どのア
ダプタ部も同一の割込み制御回路で各アダプタの
優先順位で設定することができるという効果があ
る。また、１つのプロセツサに同一のアダプタ部
が複数個接続される場合も、前記同様各アダプタ
部に手を加えることなく接続でき、スイツチ設定
等のミスも除去できると言う効果もある。
設けられるスロツトそれぞれに割込み要求信号、
割込応答信号、実装位置通知信号を構成する信号
それぞれに対して２つずつの端子を設け、スロツ
トに装着されるアダプタ部内にスロツトに設けら
れた端子を適宜に接続する配線を設けることによ
り、あらかじめ決められた実装形態に従つて割込
み信号端子等を変えたりあるいはスイツチ設定等
により割込み信号端子を変えることなく、どのア
ダプタ部も同一の割込み制御回路で各アダプタの
優先順位で設定することができるという効果があ
る。また、１つのプロセツサに同一のアダプタ部
が複数個接続される場合も、前記同様各アダプタ
部に手を加えることなく接続でき、スイツチ設定
等のミスも除去できると言う効果もある。
第１図は本発明の一実施例が適用されるシステ
ムのブロツク図、第２図は第１図に示すシステム
に適用する実施例に用いられるバツクボードの配
線を示す図である。 １〜２４……端子、３０……汎用バス、３１〜
３３……内部バス、P1〜P2……プロセツサ部、
A11〜A14，A21，A22，A31……アダプタ部、Ｓ１
〜Ｓ１０……スロツト。
ムのブロツク図、第２図は第１図に示すシステム
に適用する実施例に用いられるバツクボードの配
線を示す図である。 １〜２４……端子、３０……汎用バス、３１〜
３３……内部バス、P1〜P2……プロセツサ部、
A11〜A14，A21，A22，A31……アダプタ部、Ｓ１
〜Ｓ１０……スロツト。
Claims (1)
- 【特許請求の範囲】 １ それぞれに第１〜第ｌおよび第1′〜第l′の割
込み要求端子第１〜第ｍおよび第1′〜第m′の割込
み応答端子ならびに第１〜第ｎおよび第1′〜第
n′の実装位置通知端子が設けられた同一の複数の
スロツトが並べて設けられ、前記スロツトそれぞ
れの前記第1′〜第l′の割込み要求端子前記第1′〜
第m′の割込み応答端子および前記第1′〜第n′の実
装位置通知端子それぞれを前記スロツトの一方の
側に並ぶものの前記第１〜第ｌの割込み要求端子
前記第１〜第ｍの割込み応答端子および前記第１
〜第ｎの実装位置通知端子それぞれに接続する配
線が設けられたバツクボードと、 前記スロツトのいずれかに装着されたプロセツ
サ部と、 それぞれ前記スロツトの前記プロセツサ部が装
着されたものの前記一方の側に連続して並ぶもの
に装着され、それぞれに前記第ｉの割込み要求端
子と前記第（ｉ−１）′の割込み要求端子とを接
続する配線前記第ｉの割込み応答端子と前記第
i′の割込み応答端子とを接続する配線および前記
第ｉの実装位置応答端子と前記第（ｉ＋１）′の
実装位置応答端子とを接続する配線が設けられ、
割込み要求信号を前記第１の割込み要求端子から
出力させる１または複数のアダプタ部とを含み、 前記プロセツサ部は前記第1′〜第l′の割込み要
求端子から入力する前記割込み要求信号に応じて
前記第1′〜第m′の割込み応答端子から割込み応答
信号を出力させ、前記第1′〜第n′の実装位置通知
端子から実装位置通知信号を出力させ、 前記アダプタ部は前記第１〜第ｎの実装位置通
知端子から入力する前記実装位置通知信号により
前記第１〜第ｍの割込み応答端子から入力する前
記割込み応答信号が自らに対するものであるか否
かを判断することを特徴とする割込制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091787A JPS63197237A (ja) | 1987-02-12 | 1987-02-12 | 割込制御方式 |
| US07/154,583 US4853831A (en) | 1987-02-12 | 1988-02-10 | Bus connection structure for interruption control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091787A JPS63197237A (ja) | 1987-02-12 | 1987-02-12 | 割込制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197237A JPS63197237A (ja) | 1988-08-16 |
| JPH0560621B2 true JPH0560621B2 (ja) | 1993-09-02 |
Family
ID=12317052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091787A Granted JPS63197237A (ja) | 1987-02-12 | 1987-02-12 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197237A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922144A (ja) * | 1982-07-29 | 1984-02-04 | Toshiba Corp | 割込み制御方式 |
| JPS6134657A (ja) * | 1984-07-27 | 1986-02-18 | Hitachi Ltd | 入出力カ−ド具備計算機 |
-
1987
- 1987-02-12 JP JP3091787A patent/JPS63197237A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922144A (ja) * | 1982-07-29 | 1984-02-04 | Toshiba Corp | 割込み制御方式 |
| JPS6134657A (ja) * | 1984-07-27 | 1986-02-18 | Hitachi Ltd | 入出力カ−ド具備計算機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63197237A (ja) | 1988-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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