JPS5922144A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS5922144A JPS5922144A JP13109782A JP13109782A JPS5922144A JP S5922144 A JPS5922144 A JP S5922144A JP 13109782 A JP13109782 A JP 13109782A JP 13109782 A JP13109782 A JP 13109782A JP S5922144 A JPS5922144 A JP S5922144A
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- JP
- Japan
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- slot
- cpu
- interrupt
- bin
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のスロットに一枚づつの基板を挿入し
、背板から突出するビンを相互に接続して各基板間の配
線を行う筐体の装置において、スロット位置に関係なく
、所定の機能を有する基板に対して、一定の割込み順位
を与える割込み制御方式に関するものである。
、背板から突出するビンを相互に接続して各基板間の配
線を行う筐体の装置において、スロット位置に関係なく
、所定の機能を有する基板に対して、一定の割込み順位
を与える割込み制御方式に関するものである。
例えば、第１図のようなプリント配線基板（以下基板と
称チ”つ１の左端上部の突出部２Ｈには、接栓Ｈ３Ａｓ
ｒ Ｈ３Ａｍ ｒ Ｈ３Ａ３ ＋ ”・Ｈ３Ａｍ
が設けられ、突出部２Ｌには、接栓Ｌ ３ Ａ ｌｒＬ
３ Ａ ２ １ Ｌ ３ Ａ ３ ｒ ・・・Ｌ
３ Ａｍ が設けられている。また、基板１の裏面の突
出部２Ｈ，２Ｌには図示せぬが、夫々、接栓Ｈ３Ｂ１
＋Ｈ３Ｂｇ ｒＨ３Ｂ、、 ・＝Ｈ３Ｂｍ及びＬａ
Ｂ５ 、Ｌ３Ｂ、。
称チ”つ１の左端上部の突出部２Ｈには、接栓Ｈ３Ａｓ
ｒ Ｈ３Ａｍ ｒ Ｈ３Ａ３ ＋ ”・Ｈ３Ａｍ
が設けられ、突出部２Ｌには、接栓Ｌ ３ Ａ ｌｒＬ
３ Ａ ２ １ Ｌ ３ Ａ ３ ｒ ・・・Ｌ
３ Ａｍ が設けられている。また、基板１の裏面の突
出部２Ｈ，２Ｌには図示せぬが、夫々、接栓Ｈ３Ｂ１
＋Ｈ３Ｂｇ ｒＨ３Ｂ、、 ・＝Ｈ３Ｂｍ及びＬａ
Ｂ５ 、Ｌ３Ｂ、。
Ｌ３Ｂａ 、・・・Ｌ３Ｂｍが設けられる。
そして、基板１にＣＰＵ盆実装したものを基板１０
を基板１に夫々Ｉ１０装置’ｌ ｒ １２ 、・・
・ｌｔを実装したものを基板１１＋１２＋・・・１ｔ
と呼ぶこととする。この場合、基板１ｏの接栓Ｌ３Ａ１
゜Ｌ３１２ ＋ Ｌ ３ ＡＢ ＋ ”’Ｌ ３
Ａｍに、ＣＰＵの割込み信号線を優先度の高い順に接続
する。そして、基板１１の接栓Ｌ３Ａ、、基板１２の接
栓Ｌ３Ａ２゜・・・、基板１ｔの接栓Ｌ ３ Ａｔに夫
々のＩ１０装置の割込み信号線を接続しておく。
を基板１に夫々Ｉ１０装置’ｌ ｒ １２ 、・・
・ｌｔを実装したものを基板１１＋１２＋・・・１ｔ
と呼ぶこととする。この場合、基板１ｏの接栓Ｌ３Ａ１
゜Ｌ３１２ ＋ Ｌ ３ ＡＢ ＋ ”’Ｌ ３
Ａｍに、ＣＰＵの割込み信号線を優先度の高い順に接続
する。そして、基板１１の接栓Ｌ３Ａ、、基板１２の接
栓Ｌ３Ａ２゜・・・、基板１ｔの接栓Ｌ ３ Ａｔに夫
々のＩ１０装置の割込み信号線を接続しておく。
更に、上記基板１０ ＋１ｔ ＋１ｚ ｌ・・・１
ｔを収納する第２図のような筐体３を用意し、その背板
４に突出したビンＨＩＡ、Ｈ２Ａ、Ｈ３Ａ、・・・Ｈｍ
Ａ＋ＬＩＡ、Ｌ２ＡｔＬ３Ａ＋・・’ＬｍＡ。
ｔを収納する第２図のような筐体３を用意し、その背板
４に突出したビンＨＩＡ、Ｈ２Ａ、Ｈ３Ａ、・・・Ｈｍ
Ａ＋ＬＩＡ、Ｌ２ＡｔＬ３Ａ＋・・’ＬｍＡ。
ＨＩ Ｂ 、Ｈ２Ｂ 、Ｈ３Ｂ 、−ＨｍＢ、及び、Ｌ
ＩＢ。
ＩＢ。
Ｌ２Ｂ、Ｌ３Ｂ、・・・ＬｍＢを相互に適切に接続する
。
。
そして、筐体３の背板４の右から２列づつのビン’ｉｉ
：、ｕ＜ｏスロット８０％第１スロットＳｔｓ第２スロ
ッ）Ｓ２ 、・・・第ｎスロットＳｎ とすれば、各
スロツ）Ｓ。、Ｓｌ＋Ｓｌ＋・・・Ｓｎ に第１図の
基板１が挿入されると、接栓とビンとは、（）Ｉ ３
Ａｌ＋ＨＩ Ａ） 、（Ｈ３ｋＢ ｐ Ｈ２Ａ ）、（
Ｈ３Ａｓ 。
：、ｕ＜ｏスロット８０％第１スロットＳｔｓ第２スロ
ッ）Ｓ２ 、・・・第ｎスロットＳｎ とすれば、各
スロツ）Ｓ。、Ｓｌ＋Ｓｌ＋・・・Ｓｎ に第１図の
基板１が挿入されると、接栓とビンとは、（）Ｉ ３
Ａｌ＋ＨＩ Ａ） 、（Ｈ３ｋＢ ｐ Ｈ２Ａ ）、（
Ｈ３Ａｓ 。
Ｈ３Ａ）、・・・（Ｈ３Ａｍ、ＨｍＡ）、（Ｌ３Ａ１゜
ＬＩＡ ）、（Ｌ３Ａ、、Ｌ２Ａ ）、（Ｌ３Ａｓ
。
ＬＩＡ ）、（Ｌ３Ａ、、Ｌ２Ａ ）、（Ｌ３Ａｓ
。
Ｌ３Ａ）、・ （Ｌ３Ａｍ、ＬｍＡ）、（Ｈ３Ｂ、。
ＨＩ Ｂ ） ＋ （Ｈ３Ｂ ２ 、Ｈ２１１） ｐ
（Ｈ３Ｂｓ 。
（Ｈ３Ｂｓ 。
Ｉ（３Ｂ）、−（Ｈ３ＢＩＴｌ、ＨｍＢ）、（Ｌ３ＢＸ
。
。
ＬＩＢ）、（ＬａＢ５ 、Ｌ２Ｂ）、（Ｌ３Ｂｓ
。
。
Ｌ３Ｂ）、−（Ｌ３Ｂｍ、ＬｍＢ）の組合せで接続され
る。
る。
そして、第１スロツトＳ１％ 第１スロツトＳ１の夫々
のビンＬＩＡを接続し、第Ｏスロッ）８０％第２スロツ
トＳ２の夫々のビンＬ２Ａを接続シ、・・・、第Ｏスロ
ツ）８０Ｘ第ＬスロツトＳｔの夫々のビンＩ、ｔＡを接
続するようにする。このようになされた筐体３の第０ス
ロツ）Ｓｏに、ＣＰＵが実装され九基板１ｏを挿入し、
第１スロツトｓ１乃至第しスロツ） ８ｔにし′０装置
が実装された基板１□。
のビンＬＩＡを接続し、第Ｏスロッ）８０％第２スロツ
トＳ２の夫々のビンＬ２Ａを接続シ、・・・、第Ｏスロ
ツ）８０Ｘ第ＬスロツトＳｔの夫々のビンＩ、ｔＡを接
続するようにする。このようになされた筐体３の第０ス
ロツ）Ｓｏに、ＣＰＵが実装され九基板１ｏを挿入し、
第１スロツトｓ１乃至第しスロツ） ８ｔにし′０装置
が実装された基板１□。
１□、・・・１ｔを挿入する。
このように構成すると、ＣＰＵの第１順位の割込み信号
線に対しては第１７．ロットｓ、の基板１１上のＩ／１
０装置が接続され、以下、第２２０ツ）Ｓｔの基板１．
上のＩ１０装置、第３スロツ）Ｓｓの基板１３上のＩ１
０装置、・・・第１スロツトＳ１の基板１を上のＩ１０
装置の順で割込みの優先順位を持つことになる。
線に対しては第１７．ロットｓ、の基板１１上のＩ／１
０装置が接続され、以下、第２２０ツ）Ｓｔの基板１．
上のＩ１０装置、第３スロツ）Ｓｓの基板１３上のＩ１
０装置、・・・第１スロツトＳ１の基板１を上のＩ１０
装置の順で割込みの優先順位を持つことになる。
しかしながら、このような従来方式によると、各スロッ
トに挿入されるべき基板は固定的な優先順位しか持ち得
す、あるスロットに基板を入れたときに所望の優先順位
を得ることは困難であった。
トに挿入されるべき基板は固定的な優先順位しか持ち得
す、あるスロットに基板を入れたときに所望の優先順位
を得ることは困難であった。
これは、例えば、テ゛バッグ時にさえ、デバッグ用の基
板に後から最上位の優先順位を与えることは困難なこと
を意味し、運用上不都合な方式であった。
板に後から最上位の優先順位を与えることは困難なこと
を意味し、運用上不都合な方式であった。
本発明は、上述のような従来方式の欠点に鑑みなされた
もので、その目的は、いずれのスロットにおいても所定
の優先順位を得ることが可能な割込み制御方式を提供す
ることである。
もので、その目的は、いずれのスロットにおいても所定
の優先順位を得ることが可能な割込み制御方式を提供す
ることである。
ＣＰＵが実装された基板を筐体の所定スロットに挿入し
、このスロットに対応するビンのうちのＣＰＵの第Ｎ番
目の割込み端子と接続されたビンを、ＣＰＵが実装され
た基板が挿入されたスロット以外の全スロットにおける
所定の同一番号ビンとを接続し、所定の機能を有する回
路が実装された基板における上記の同一番号ビンに対応
する接栓に、この所定の機能を有する回路から割込み要
求信号を出すようにして、上記目的を達成した。
、このスロットに対応するビンのうちのＣＰＵの第Ｎ番
目の割込み端子と接続されたビンを、ＣＰＵが実装され
た基板が挿入されたスロット以外の全スロットにおける
所定の同一番号ビンとを接続し、所定の機能を有する回
路が実装された基板における上記の同一番号ビンに対応
する接栓に、この所定の機能を有する回路から割込み要
求信号を出すようにして、上記目的を達成した。
以下、図面を参照して本発明の詳細な説明する。
第３図は、実施例を説明するだめの、筐体３の斜視図で
あり、筐体３の構成は従来と変らない。
あり、筐体３の構成は従来と変らない。
この実施何処おいては、第１スロツトＳ１にＣＰＵを実
装した基板１゜が挿入されるものとする。
装した基板１゜が挿入されるものとする。
また、基板１ｏの接栓Ｌ３Ａ１ 、Ｌ３Ａ、、Ｌ３Ａ
３゜・・・Ｌ３ＡｍＫＣＰＵの割り込み信号線を優先度
の高い順に接続しておく。また、Ｉ１０装置１１，１□
。
３゜・・・Ｌ３ＡｍＫＣＰＵの割り込み信号線を優先度
の高い順に接続しておく。また、Ｉ１０装置１１，１□
。
・・・ｉｔ を実装する基板１’１ ｒ １’２
＋・・・１′ｔの夫々の接栓Ｌ３Ｂ、に、夫々のＩ１０
装置の割込み信号線を接続する。更に、基板１’０
＊ １′！＋ １’２ ＊・・・１／ｌの接栓Ｈ３Ａ
１ には伺らの信号線を接続しないこととする。
＋・・・１′ｔの夫々の接栓Ｌ３Ｂ、に、夫々のＩ１０
装置の割込み信号線を接続する。更に、基板１’０
＊ １′！＋ １’２ ＊・・・１／ｌの接栓Ｈ３Ａ
１ には伺らの信号線を接続しないこととする。
一方、筐体３の背板４上の、第１スロツトＳ。
のビンＬＩＡと第ＯスロットＳｏ乃至第ｎスロットＳｎ
の夫々のピｙＨＩＡとを図のように直列に接続する。更
に、第０スロツトＳｏのビンＬ２Ａと第１スロツトＳ１
のビンＬＩＢとを接続し、第ＯスロットＳｏのビンＬ３
Ａと第２スロツトＳ２のビンＬＩＢとを接続し、・・・
第０スロツトＳｏのぎンＬｔＡと第ｔスロットのビンＬ
ＩＢとを接続する〇更に、デバッグ用の基板１．を用意
し、基板１゜の接栓Ｈ３Ａ、に割込み信号線を接続して
おく。
の夫々のピｙＨＩＡとを図のように直列に接続する。更
に、第０スロツトＳｏのビンＬ２Ａと第１スロツトＳ１
のビンＬＩＢとを接続し、第ＯスロットＳｏのビンＬ３
Ａと第２スロツトＳ２のビンＬＩＢとを接続し、・・・
第０スロツトＳｏのぎンＬｔＡと第ｔスロットのビンＬ
ＩＢとを接続する〇更に、デバッグ用の基板１．を用意
し、基板１゜の接栓Ｈ３Ａ、に割込み信号線を接続して
おく。
そして、第１スロツト８１、第２スロツトＳ！ 。
・・・第０スロツトＳｏ Ｋ基板１．’ｌ ＋ ｌ’
ｆｉ ＋・・・ｘ／、−を挿入する。
ｆｉ ＋・・・ｘ／、−を挿入する。
このようにすることによって、基板１′１が第２順位、
基板１′８が第３順位、・・・基板１／１．が第を十１
順位の割込み優先度のＣＰＵの信号線と接続されるが、
第１順位の割シ込み信号線と接続される基板がないから
、この状態においては、基板１′崖が第１順位、基板１
′是が第２順位、・・・基板１′ｔが第を順位の割込み
優先度を持つ。
基板１′８が第３順位、・・・基板１／１．が第を十１
順位の割込み優先度のＣＰＵの信号線と接続されるが、
第１順位の割シ込み信号線と接続される基板がないから
、この状態においては、基板１′崖が第１順位、基板１
′是が第２順位、・・・基板１′ｔが第を順位の割込み
優先度を持つ。
しかし、上記のデバッグ用の基板１．が空いているスロ
ット（例えば、スロッ）Ｓｎ−＋）に挿入されたとする
。すると、この基板１ｐ の接栓Ｈ３Ａ。
ット（例えば、スロッ）Ｓｎ−＋）に挿入されたとする
。すると、この基板１ｐ の接栓Ｈ３Ａ。
と各スロットＳｏ ＴＳＩ ｌ・・・Ｓｎ のビンＨ
ＩＡと、第Ｏ，ＸＩ２ット霞。のビンＬＩＡと基板１ｏ
の接栓Ｌ ３ Ａｌとが接続され、結果的に、デバッグ
用装置からの割込み要求信号は、ＣＰＵの第１順位の割
込み信号線を介してＣＰＵへ到達可能となる。従って、
基板Ｉ’１ｔ Ｉ’ｍ ｒ・・・１′ｔの順位は１づ
つ下シ、最優先してデバッグ用装置の割込み要求が受は
付けられ得る。
ＩＡと、第Ｏ，ＸＩ２ット霞。のビンＬＩＡと基板１ｏ
の接栓Ｌ ３ Ａｌとが接続され、結果的に、デバッグ
用装置からの割込み要求信号は、ＣＰＵの第１順位の割
込み信号線を介してＣＰＵへ到達可能となる。従って、
基板Ｉ’１ｔ Ｉ’ｍ ｒ・・・１′ｔの順位は１づ
つ下シ、最優先してデバッグ用装置の割込み要求が受は
付けられ得る。
尚、以上の説明においては、第１順位を空けておいたが
、一般的にどの順位を空けておいても良い。また、順位
が固定化される（ただし、空きスロットに基板が挿入さ
れ、順位が下シ得る）スロットは、どのスロットでも良
いし、実施例のように順に並べる必要もない。
、一般的にどの順位を空けておいても良い。また、順位
が固定化される（ただし、空きスロットに基板が挿入さ
れ、順位が下シ得る）スロットは、どのスロットでも良
いし、実施例のように順に並べる必要もない。
また、優先順位を２種類以上有するスロットを複数設け
ても良い。例えば、第１順位に加えて第２順位をもフリ
ーとするためには、第３図における第０スロツトＳｏの
ビンＬ２Ａと第１スロットＳ、のビンＬＩＢとの接続を
やめ、第ＯスロットＳｏのビンＬ２Ａと第０スロツトＳ
θ乃至第ｎスロットＳｎ の夫々のビンＨ２Ａとを直列
に接続しておけば良い。
ても良い。例えば、第１順位に加えて第２順位をもフリ
ーとするためには、第３図における第０スロツトＳｏの
ビンＬ２Ａと第１スロットＳ、のビンＬＩＢとの接続を
やめ、第ＯスロットＳｏのビンＬ２Ａと第０スロツトＳ
θ乃至第ｎスロットＳｎ の夫々のビンＨ２Ａとを直列
に接続しておけば良い。
以上説明したよう釦、本発明によれば、空きスロットの
いずれに対しても、一定の優先順位を確保できるからデ
バッグ等のとき便利である。また、通常時において、固
定的な優先順位のスロットで動作させ、いわば飛び込み
的に必要な順位を与えられるので、固定的なスロッ）Ｋ
挿入されている基板上の装置も都合が良い。
いずれに対しても、一定の優先順位を確保できるからデ
バッグ等のとき便利である。また、通常時において、固
定的な優先順位のスロットで動作させ、いわば飛び込み
的に必要な順位を与えられるので、固定的なスロッ）Ｋ
挿入されている基板上の装置も都合が良い。
第１図は基板の平面図、第２図は従来方式による筐体の
斜視図、第３図は本発明の方式による筐体の実施例の斜
視図でちる。 ■・・・基板、Ｈ３Ａ１ 、Ｈ３Ａ２ ＊ Ｈ３Ａ
３ ＋・・・Ｈ３Ａｍ ｒ Ｌ３１’Ｌ！ ｒ Ｌ３
Ａ２ ｌＬ３ Ａａ ｒ”’Ｌ３Ａｍ・・・接栓、
３・・・筐体、４・・・背板、ＨＩＡ。 Ｈ２Ａ、Ｈ３Ａ、−＝Ｉ（ｍＡ、ｈｌＡ、Ｌ２Ａ。 Ｌ３Ａ、・・ＬｍＡ、ＨＩＢ、Ｈ２Ｂ、Ｈ３Ｂ、−Ｈｍ
Ｂ 、ＬＩＢ 、Ｌ２Ｂ 、Ｌ３Ｂ 、−−・ＬｍＢ−
＝・ビン。 代理人 弁理士 本 １） 崇第１図 ２Ｈ 第２図 第３図
斜視図、第３図は本発明の方式による筐体の実施例の斜
視図でちる。 ■・・・基板、Ｈ３Ａ１ 、Ｈ３Ａ２ ＊ Ｈ３Ａ
３ ＋・・・Ｈ３Ａｍ ｒ Ｌ３１’Ｌ！ ｒ Ｌ３
Ａ２ ｌＬ３ Ａａ ｒ”’Ｌ３Ａｍ・・・接栓、
３・・・筐体、４・・・背板、ＨＩＡ。 Ｈ２Ａ、Ｈ３Ａ、−＝Ｉ（ｍＡ、ｈｌＡ、Ｌ２Ａ。 Ｌ３Ａ、・・ＬｍＡ、ＨＩＢ、Ｈ２Ｂ、Ｈ３Ｂ、−Ｈｍ
Ｂ 、ＬＩＢ 、Ｌ２Ｂ 、Ｌ３Ｂ 、−−・ＬｍＢ−
＝・ビン。 代理人 弁理士 本 １） 崇第１図 ２Ｈ 第２図 第３図
Claims (2)
- （１）筐体に設けられた複数のスロットの各々に一枚づ
つの基板を挿入し、背板から突出するビンを相互に接続
して各基板間の配線を行う装置において、 ＣＰＵが実装された基板を前記筐体の所定スロットに挿
入し、該スロットに対応するビンのうちのＣＰＵの第Ｎ
番目の割込み端子と接続されたビンと、前記ＣＰＵが実
装された基板が挿入されたスロット以外の全スロットに
おける所定の同一番号ビンとを接続し、 所定の機能を有する回路が実装された基板の前記所定の
同一番号ビンに対応する接栓に該所定の機能を有する回
路から割込み要求信号を出力するようにし、該基板の所
定の機能を有する回路は前記ＣＰＵが実装された基板が
実装されたスロット以外の全スロットにおいて前記第Ｎ
番目の割込み順位を得ることを特徴とする割込み制御方
式。 - （２）所定の機能を有する回路が実装された基板以外の
基板は、夫々固定的にスロットに挿入され、かつ、固定
的にＣＰＵの割込み端子と接続されることを特徴とする
特許請求の範囲第１項記載の割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13109782A JPS5922144A (ja) | 1982-07-29 | 1982-07-29 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13109782A JPS5922144A (ja) | 1982-07-29 | 1982-07-29 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922144A true JPS5922144A (ja) | 1984-02-04 |
Family
ID=15049903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13109782A Pending JPS5922144A (ja) | 1982-07-29 | 1982-07-29 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62228835A (ja) * | 1986-03-31 | 1987-10-07 | Katsumi Kuwabara | 湯の循環加熱装置 |
| JPS62294874A (ja) * | 1986-06-13 | 1987-12-22 | 桑原 克己 | 冷暖房加熱装置 |
| JPS63197237A (ja) * | 1987-02-12 | 1988-08-16 | Nec Corp | 割込制御方式 |
-
1982
- 1982-07-29 JP JP13109782A patent/JPS5922144A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62228835A (ja) * | 1986-03-31 | 1987-10-07 | Katsumi Kuwabara | 湯の循環加熱装置 |
| JPH0351984B2 (ja) * | 1986-03-31 | 1991-08-08 | Katsumi Kuwabara | |
| JPS62294874A (ja) * | 1986-06-13 | 1987-12-22 | 桑原 克己 | 冷暖房加熱装置 |
| JPS63197237A (ja) * | 1987-02-12 | 1988-08-16 | Nec Corp | 割込制御方式 |
| JPH0560621B2 (ja) * | 1987-02-12 | 1993-09-02 | Nippon Electric Co |
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