JPH0558578B2 - - Google Patents
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- JPH0558578B2 JPH0558578B2 JP27686184A JP27686184A JPH0558578B2 JP H0558578 B2 JPH0558578 B2 JP H0558578B2 JP 27686184 A JP27686184 A JP 27686184A JP 27686184 A JP27686184 A JP 27686184A JP H0558578 B2 JPH0558578 B2 JP H0558578B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板内に形成された各素子間を
電気的に分離する方法に関する。
電気的に分離する方法に関する。
半導体装置、特に各種集積回路の素子間分離方
法には、溝による空間分離、絶縁体分離、誘電体
分離等がある。
法には、溝による空間分離、絶縁体分離、誘電体
分離等がある。
このような分離領域は、高集積化のため分離領
域の幅、面積を小さくすることが重要である。
域の幅、面積を小さくすることが重要である。
一般的に使用されている、絶縁層をマクスにし
た選択酸化によるフイールド酸化膜を用いた素子
間分離は横方向の酸化があり、集積度を低下させ
る。
た選択酸化によるフイールド酸化膜を用いた素子
間分離は横方向の酸化があり、集積度を低下させ
る。
そのため種々の横方向酸化の抑制方法が要望さ
れている。
れている。
第２図１乃至４は従来例によるフイールド酸化
膜を用いた素子間分離方法を工程順に示す基板断
面図である。
膜を用いた素子間分離方法を工程順に示す基板断
面図である。
第２図１において、珪素（Si）基板１の上全面
にパツド酸化膜として熱酸化による二酸化珪素
（SiO2）層２を形成し、その上に耐酸化層として
窒化珪素（Si3N4）層３を被着する。
にパツド酸化膜として熱酸化による二酸化珪素
（SiO2）層２を形成し、その上に耐酸化層として
窒化珪素（Si3N4）層３を被着する。
第２図２において、通常のリソグラフイ工程に
よりレジスト４をパターニングし、パターニング
されたレジスト４をマスクにしてSi3N4層３をエ
ツチングする。
よりレジスト４をパターニングし、パターニング
されたレジスト４をマスクにしてSi3N4層３をエ
ツチングする。
この結果Si3N4層３の素子形成領域は残り、素
子間分離領域は除去される。
子間分離領域は除去される。
第２図３において、耐酸化層のSi3N4層３をマ
スクにして約1000℃のステイーム酸化を行い、フ
イールド酸化膜としてのSiO2層５を形成する。
スクにして約1000℃のステイーム酸化を行い、フ
イールド酸化膜としてのSiO2層５を形成する。
この場合、図示のように横方向酸化が起こり、
バーズビーク（Bird′s Baek）ができ、集積化を
阻害する。
バーズビーク（Bird′s Baek）ができ、集積化を
阻害する。
パツド酸化膜のSiO2層２は熱酸化の際のSi−
Si3N4間のストレスや、結晶欠陥の発生を抑制す
るためSi3N4層を使用する場合は必須の層である
が、横方向の酸化を促進することになる。
Si3N4間のストレスや、結晶欠陥の発生を抑制す
るためSi3N4層を使用する場合は必須の層である
が、横方向の酸化を促進することになる。
第２図４において、Si3N4層３を除去して、素
子形成領域を露出して、ここに素子を形成する。
子形成領域を露出して、ここに素子を形成する。
横方向酸化の抑制方法として、半導体製造各社
それぞれ独自の工夫がなされている。例えば東芝
のBOX（Buried Oxide）法、ヒユーレツト・パ
ツカード社のSWAMI（Side Wall Masked
Isolation）法等が提案されている。
それぞれ独自の工夫がなされている。例えば東芝
のBOX（Buried Oxide）法、ヒユーレツト・パ
ツカード社のSWAMI（Side Wall Masked
Isolation）法等が提案されている。
出典：前田、最新LSIプロセス技術、p320〜
321、工業調査会発行。
321、工業調査会発行。
従来方法によると、素子間分離の際のSiO2層
を形成するとき、横方向の酸化を抑制できず、従
つて高密度デバイスへの適用はできなかつた。
を形成するとき、横方向の酸化を抑制できず、従
つて高密度デバイスへの適用はできなかつた。
上記問題点の解決は、半導体基板上に第１の耐
酸化層と塗布膜を順次被着し、所定の領域の該塗
布膜と該第１の耐酸化層と該半導体基板とを除去
して溝を形成し、該溝の内面と該塗布膜の表面に
第２の耐酸化層を形成後、該溝内部に半導体層を
成長させ、該半導体層を酸化して素子間分離を行
う本発明による半導体装置の製造方法により達成
される。
酸化層と塗布膜を順次被着し、所定の領域の該塗
布膜と該第１の耐酸化層と該半導体基板とを除去
して溝を形成し、該溝の内面と該塗布膜の表面に
第２の耐酸化層を形成後、該溝内部に半導体層を
成長させ、該半導体層を酸化して素子間分離を行
う本発明による半導体装置の製造方法により達成
される。
前記塗布膜は多層レジストを用いると、途中工
程において変形しないので、高精度の微細化素子
間分離に適用できる。
程において変形しないので、高精度の微細化素子
間分離に適用できる。
本発明によれば、耐酸化層（Si3N4）で選択酸
化領域（素子間分離領域）を被覆し、絶縁層
（SiO2）の横方向の広がりを完全に抑制すること
ができる。
化領域（素子間分離領域）を被覆し、絶縁層
（SiO2）の横方向の広がりを完全に抑制すること
ができる。
また選択酸化領域の溝形成に多層レジストを用
いることにより、熱硬化されたこのレジストは化
学気相成長（CVD）、蒸着工程によつて変形しな
い。そのため微細化加工が可能となる。
いることにより、熱硬化されたこのレジストは化
学気相成長（CVD）、蒸着工程によつて変形しな
い。そのため微細化加工が可能となる。
第１図１乃至８は本発明による素子間分離方法
を工程順に示す基板断面図である。
を工程順に示す基板断面図である。
第１図１において、Si基板１１の上全面に
CVDにより第１の耐酸化層として厚さ1000Åの
Si3N4層１２を被着する。
CVDにより第１の耐酸化層として厚さ1000Åの
Si3N4層１２を被着する。
Si3N4のCVDはモノシラン（SiH4）とアンモ
ニア（NH3）を1Torrに減圧して、800〜900℃で
熱分解して堆積する。
ニア（NH3）を1Torrに減圧して、800〜900℃で
熱分解して堆積する。
第１図２において、塗布膜として厚さ10000Å
のレジスト１３を基板全面に被着し、通常のリソ
グラフイ工程によりレジスト１３をパターニング
して素子間分離領域を開口する。
のレジスト１３を基板全面に被着し、通常のリソ
グラフイ工程によりレジスト１３をパターニング
して素子間分離領域を開口する。
レジスト１３は下層にAZ1350J（Shipley社製）
を用いた多層レジストの使用により、厚膜で高精
度のレジストパターンが得られる。
を用いた多層レジストの使用により、厚膜で高精
度のレジストパターンが得られる。
第１図３において、リアクテイブイオンエツチ
ィグ（RIE）を用いて、異方性エツチングにより
Si基板１１を5000Å掘り、溝１４を形成する。
ィグ（RIE）を用いて、異方性エツチングにより
Si基板１１を5000Å掘り、溝１４を形成する。
Si基板のRIE条件は、四弗化炭素（CF4）と酸
素（O2）を0.05Torrに減圧して、周波数13.56M
Hzの電力を基板の単位面積当たり0.28W／cm2加え
て行う。
素（O2）を0.05Torrに減圧して、周波数13.56M
Hzの電力を基板の単位面積当たり0.28W／cm2加え
て行う。
第１図４において、定温（常温〜200℃）で形
成できる紫外線励起のCVDにより、溝１４内、
および基板１１の表面のレジスト１３上に、第２
の耐酸化層として厚さ1000ÅのSi3N4層１５を被
着する。
成できる紫外線励起のCVDにより、溝１４内、
および基板１１の表面のレジスト１３上に、第２
の耐酸化層として厚さ1000ÅのSi3N4層１５を被
着する。
この際、多層レジスト１３を構成する下層の
AZ1350Jは200℃以上で硬化されているため、
Si3N4層１５の形成温度による変形はなく、形状
は保たれる。
AZ1350Jは200℃以上で硬化されているため、
Si3N4層１５の形成温度による変形はなく、形状
は保たれる。
第１図５において、蒸着法により多結晶珪素
（ポリSi）層１６を堆積する。
（ポリSi）層１６を堆積する。
Si3N4層１５の厚さをt2（1000Å）とすると、堆
積厚さは溝の深さt1（5000Å）よりt3だけ厚くす
る。ここでt3は t3≧t2 であることが必要で、これはSi3N4層１２が次工
程のSi3N4エツチングで侵されることを防止する
ためである。
積厚さは溝の深さt1（5000Å）よりt3だけ厚くす
る。ここでt3は t3≧t2 であることが必要で、これはSi3N4層１２が次工
程のSi3N4エツチングで侵されることを防止する
ためである。
第１図６において、レジスト１３の側面に被着
したSi3N4層１５を除去する。
したSi3N4層１５を除去する。
Si3N4のエツチングは熱燐酸（Hot−H3PO4）
を用いる。
を用いる。
第１図７において、剥離液を用いてレジスト１
３を剥離して、レジスト１３上のポリSi層１６を
リフトオフする。
３を剥離して、レジスト１３上のポリSi層１６を
リフトオフする。
第１図８において、溝１４内に残つたポリSi層
１６を熱酸化してSiO2層１６Ａに変換する。
１６を熱酸化してSiO2層１６Ａに変換する。
以上の工程で素子間分離領域の形成を終わり、
この後基板は平坦化され、素子間分離領域の両側
に素子形成が行われる。
この後基板は平坦化され、素子間分離領域の両側
に素子形成が行われる。
〔発明の効果〕
以上詳細に説明したように本発明によれば、素
子間分離の際のSiO2層を形成するとき、横方向
の酸化を完全に抑制でき、従つて高密度デバイス
への適用が可能となる。
子間分離の際のSiO2層を形成するとき、横方向
の酸化を完全に抑制でき、従つて高密度デバイス
への適用が可能となる。
さらに多層レジストを採用して、高精度の微細
化素子間分離が得られる。
化素子間分離が得られる。
第１図１乃至８は本発明による素子間分離方法
を工程順に示す基板断面図、第２図１乃至４は従
来例によるフイールド酸化膜を用いた素子間分離
方法を工程順に示す基板断面図である。 図において、１１はSi基板、１２は第１の耐酸
化層でSi3N4層、１３は塗布膜で多層レジスト、
１４は溝、１５はSi3N4層、１６はポリSi層、１
６ＡはSiO2層を示す。
を工程順に示す基板断面図、第２図１乃至４は従
来例によるフイールド酸化膜を用いた素子間分離
方法を工程順に示す基板断面図である。 図において、１１はSi基板、１２は第１の耐酸
化層でSi3N4層、１３は塗布膜で多層レジスト、
１４は溝、１５はSi3N4層、１６はポリSi層、１
６ＡはSiO2層を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の耐酸化層と塗布膜を順
次被着し、所定の領域の該塗布膜と該第１の耐酸
化層と該半導体基板とを除去して溝を形成し、該
溝の内面と該塗布膜の表面に第２の耐酸化層を形
成後、該溝内部に半導体層を成長させ、該半導体
層を酸化して素子間分離を行うことを特徴とする
半導体装置の製造方法。 ２ 前記塗布膜は多層レジストであることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27686184A JPS61154143A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27686184A JPS61154143A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154143A JPS61154143A (ja) | 1986-07-12 |
| JPH0558578B2 true JPH0558578B2 (ja) | 1993-08-26 |
Family
ID=17575430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27686184A Granted JPS61154143A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154143A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4734548B2 (ja) * | 2003-10-16 | 2011-07-27 | テイ・エス テック株式会社 | シートベルト付き自動車用シート |
-
1984
- 1984-12-27 JP JP27686184A patent/JPS61154143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154143A (ja) | 1986-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |