JPH0555260A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH0555260A JPH0555260A JP21707191A JP21707191A JPH0555260A JP H0555260 A JPH0555260 A JP H0555260A JP 21707191 A JP21707191 A JP 21707191A JP 21707191 A JP21707191 A JP 21707191A JP H0555260 A JPH0555260 A JP H0555260A
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Abstract
(57)【要約】
【目的】良好なトランジスタ特性を有する薄膜半導体装
置を製造する事。 【構成】チャンネル部シリコン膜をＬＰＣＶＤ法で堆積
する際、環元性雰囲気下で昇温する。 【効果】本発明を用いる事に依りトランジスタ特性が大
きく向上する。
置を製造する事。 【構成】チャンネル部シリコン膜をＬＰＣＶＤ法で堆積
する際、環元性雰囲気下で昇温する。 【効果】本発明を用いる事に依りトランジスタ特性が大
きく向上する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイや超ＬＳＩ等に適応される薄膜半導体
装置の製造方法に関する。
液晶ディスプレイや超ＬＳＩ等に適応される薄膜半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイの大画面化、高
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
【０００３】しかしながら、表示画面の拡大化や低価格
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
【０００４】薄膜トランジスタの能動層としては、通常
アモルファスシリコンや多結晶シリコンが用いられる
が、駆動回路まで一体化して薄膜トランジスタで形成し
ようとする場合には動作速度の速い多結晶シリコンが有
利である。
アモルファスシリコンや多結晶シリコンが用いられる
が、駆動回路まで一体化して薄膜トランジスタで形成し
ようとする場合には動作速度の速い多結晶シリコンが有
利である。
【０００５】この様に通常のガラス基板上に多結晶シリ
コン膜を能動層とする薄膜半導体装置を作成する技術が
求められているが、通常のガラス基板を用いる際には最
高プロセス温度が約６００℃程度とのガラス歪点温度以
下とする大きな制約が有る。この様な低温プロセスで液
晶ディスプレイを動作し得る薄膜トランジスタと、駆動
回路を高速作動し得る薄膜トランジスタの能動層を形成
する事が望まれている。
コン膜を能動層とする薄膜半導体装置を作成する技術が
求められているが、通常のガラス基板を用いる際には最
高プロセス温度が約６００℃程度とのガラス歪点温度以
下とする大きな制約が有る。この様な低温プロセスで液
晶ディスプレイを動作し得る薄膜トランジスタと、駆動
回路を高速作動し得る薄膜トランジスタの能動層を形成
する事が望まれている。
【０００６】こうした能動層シリコン膜の形成にはＬＰ
ＣＶＤ法で堆積する他、例えば絶縁基板上に５７０℃以
下の温度でＬＰＣＶＤ法に依りシリコン膜を堆積し、し
かる後６４０℃以下の温度で２４時間程度の熱処理を施
して薄膜トランジスタの特性を高めている（特開昭６３
−３０７７７６）。第三の方法はＲＦマグネトロン・ス
パッタリングやプラズマＣＶＤ法で３００℃程度以下の
温度にてアモルファス・シリコン膜を堆積した後、各種
レーザー照射を行う事で薄膜トランジスタの能動層とす
るものである（Ｊｐｎ．Ｊ．Ａｐｐｌ．ｐｈｙｓ．２
８．Ｐ１８７１（１９８９）や電子情報通信学会技術研
究報告ＥＩＤ−８８−５８など）。
ＣＶＤ法で堆積する他、例えば絶縁基板上に５７０℃以
下の温度でＬＰＣＶＤ法に依りシリコン膜を堆積し、し
かる後６４０℃以下の温度で２４時間程度の熱処理を施
して薄膜トランジスタの特性を高めている（特開昭６３
−３０７７７６）。第三の方法はＲＦマグネトロン・ス
パッタリングやプラズマＣＶＤ法で３００℃程度以下の
温度にてアモルファス・シリコン膜を堆積した後、各種
レーザー照射を行う事で薄膜トランジスタの能動層とす
るものである（Ｊｐｎ．Ｊ．Ａｐｐｌ．ｐｈｙｓ．２
８．Ｐ１８７１（１９８９）や電子情報通信学会技術研
究報告ＥＩＤ−８８−５８など）。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
従来技術にはそれぞれ種々の問題が内在している。第
二、第三のシリコン薄膜を堆積した後、熱処理やレーザ
ー照射で能動層の特性向上をはかる方法では、第一のＬ
ＰＣＶＤ法による製造方法に比較して、製造工程が著し
く煩雑冗長と化し、生産性の低下や高価な加工装置の購
入、製品価格の上昇を招くと言った問題点が有る。一
方、従来のＬＰＣＶＤ法で能動層となるシリコン膜を堆
積する方法では、トランジスタとしての特性が優れず、
高精細高品質液晶ディスプレイのスイッチング素子や駆
動回路用としては未だ不適切で有るとの問題点が有っ
た。
従来技術にはそれぞれ種々の問題が内在している。第
二、第三のシリコン薄膜を堆積した後、熱処理やレーザ
ー照射で能動層の特性向上をはかる方法では、第一のＬ
ＰＣＶＤ法による製造方法に比較して、製造工程が著し
く煩雑冗長と化し、生産性の低下や高価な加工装置の購
入、製品価格の上昇を招くと言った問題点が有る。一
方、従来のＬＰＣＶＤ法で能動層となるシリコン膜を堆
積する方法では、トランジスタとしての特性が優れず、
高精細高品質液晶ディスプレイのスイッチング素子や駆
動回路用としては未だ不適切で有るとの問題点が有っ
た。
【０００８】そこで本発明はこの様な諸問題点の解決を
目指し、その目的はトランジスタ特性の良好な薄膜半導
体装置を能動層の形成にはＬＰＣＶＤ法のみで行うとい
う簡略な工程で形成する事が出来る薄膜半導体装置の製
造方法を提供する事にある。
目指し、その目的はトランジスタ特性の良好な薄膜半導
体装置を能動層の形成にはＬＰＣＶＤ法のみで行うとい
う簡略な工程で形成する事が出来る薄膜半導体装置の製
造方法を提供する事にある。
【０００９】
【課題を解決するための手段】本発明は、少なくとも表
面が絶縁性物質で有る基板の一方面上にシリコン膜半導
体層を形成し、この半導体層をトランジスタの能動層と
している薄膜半導体装置の製造方法に於いて、該シリコ
ン膜をＬＰＣＶＤ法にて堆積する際、ＬＰＣＶＤ装置反
応室内を環元性雰囲気に維持した後、該シリコン膜を堆
積する工程を含む事を特徴とする薄膜半導体装置の製造
方法で有る。
面が絶縁性物質で有る基板の一方面上にシリコン膜半導
体層を形成し、この半導体層をトランジスタの能動層と
している薄膜半導体装置の製造方法に於いて、該シリコ
ン膜をＬＰＣＶＤ法にて堆積する際、ＬＰＣＶＤ装置反
応室内を環元性雰囲気に維持した後、該シリコン膜を堆
積する工程を含む事を特徴とする薄膜半導体装置の製造
方法で有る。
【００１０】
【実施例】（実施例１）以下本発明の実施例を説明する
が、本発明が以下の実施例に限定される物では無い。
が、本発明が以下の実施例に限定される物では無い。
【００１１】図１ａ〜ｅはＭＩＳ型電界効果トランジス
タを形成する多結晶シリコン薄膜トランジスタの製造プ
ロセスを断面で示した図で有る。
タを形成する多結晶シリコン薄膜トランジスタの製造プ
ロセスを断面で示した図で有る。
【００１２】本実施例１では基板１０１として２３５ｍ
ｍ口の石英ガラスを用いた。しかし、６００℃４〜５時
間の熱環境に耐え得る基板で有るならば、基板の種類や
大きさは無論問われない。まず有機洗浄又は酸洗浄され
た基板１０１に下地保護膜１０２を形成する。本実施例
１では常圧気相化学堆積法（ＡＰＣＶＤ法）にて二酸化
硅素膜（ＳｉＯ2 膜）を２０００Å堆積した。下地保護
膜１０２としてはＳｉＯ2 膜に代り窒化硅素膜（ＳｉＮ
X ）等も可能で有り、その形成方法もプラズマＣＶＤ法
（ＰＥＣＶＤ法）やスパッター法など工程温度が６００
℃以下のあらゆる形成手段が有効で有る。続いて、ソー
ス・ドレイン領域１０３を形成する（図１ａ）。本実施
例１ではｎ型半導体装置の作成を試みた為、不純物とし
て燐を選び、ＬＰＣＶＤ法でホスフィン（ＰＨ3 ）とモ
ノシラン（ＳｉＨ4 ）を原料ガスとして燐を含んだ多結
晶シリコン膜を堆積後、パターニングに依り、ソース・
ドレイン領域１０３を形成した。燐を含んだ多結晶シリ
コン膜の堆積温度は６００℃で、堆積速度３０Å／ｍｉ
ｎで１５００Åの膜厚に堆積して、ソース・ドレイン領
域を作成した。
ｍ口の石英ガラスを用いた。しかし、６００℃４〜５時
間の熱環境に耐え得る基板で有るならば、基板の種類や
大きさは無論問われない。まず有機洗浄又は酸洗浄され
た基板１０１に下地保護膜１０２を形成する。本実施例
１では常圧気相化学堆積法（ＡＰＣＶＤ法）にて二酸化
硅素膜（ＳｉＯ2 膜）を２０００Å堆積した。下地保護
膜１０２としてはＳｉＯ2 膜に代り窒化硅素膜（ＳｉＮ
X ）等も可能で有り、その形成方法もプラズマＣＶＤ法
（ＰＥＣＶＤ法）やスパッター法など工程温度が６００
℃以下のあらゆる形成手段が有効で有る。続いて、ソー
ス・ドレイン領域１０３を形成する（図１ａ）。本実施
例１ではｎ型半導体装置の作成を試みた為、不純物とし
て燐を選び、ＬＰＣＶＤ法でホスフィン（ＰＨ3 ）とモ
ノシラン（ＳｉＨ4 ）を原料ガスとして燐を含んだ多結
晶シリコン膜を堆積後、パターニングに依り、ソース・
ドレイン領域１０３を形成した。燐を含んだ多結晶シリ
コン膜の堆積温度は６００℃で、堆積速度３０Å／ｍｉ
ｎで１５００Åの膜厚に堆積して、ソース・ドレイン領
域を作成した。
【００１３】次にＬＰＣＶＤ法で後にチャンネル部を構
成するに至るシリコン膜１０４を堆積する（図１ｂ）。
この時ＬＰＣＶＤ装置は反応室の容積として１８４．５
ｌ有し、基板は反応室中央付近に水平に設置される。原
料ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガ
スは必要に応じて反応室下部より反応室内に導入され、
反応室上部より排気される。石英ガラスで作られた反応
室の外側には３ゾーンに分れたヒーターが設けられて居
り、それらを独立に調整する事で反応室内中央部付近に
所望の温度で均熱帯を形成する。この均熱帯は約３５０
ｍｍの高さで広がり、その範囲内での温度のずれは、例
えば６００℃に設定した時０．２℃以内で有る。従って
挿入基板間の間隔を５ｍｍとすれば１バッチで７０枚の
基板処理が可能で有る。本実施例１では２０ｍｍ間隔で
１７枚の基板を均熱帯内に設置した。排気はロータリー
・ポンプとメカニカル・ブースター・ポンプを連結して
行った。この為ガス種の違いに依る排気速度の差は現れ
ない。又圧力はガス種に依存しない隔膜式圧力計で測定
した。炉内温度６００℃に於いて両ポンプを運転した状
態でヘリウム等の不活性ガスを反応室に流した場合、反
応室内平衡圧力Ｐ(mtorr) とガス流量Ｑ(SCCM)との間に
は次の関係式が成り立つ。
成するに至るシリコン膜１０４を堆積する（図１ｂ）。
この時ＬＰＣＶＤ装置は反応室の容積として１８４．５
ｌ有し、基板は反応室中央付近に水平に設置される。原
料ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガ
スは必要に応じて反応室下部より反応室内に導入され、
反応室上部より排気される。石英ガラスで作られた反応
室の外側には３ゾーンに分れたヒーターが設けられて居
り、それらを独立に調整する事で反応室内中央部付近に
所望の温度で均熱帯を形成する。この均熱帯は約３５０
ｍｍの高さで広がり、その範囲内での温度のずれは、例
えば６００℃に設定した時０．２℃以内で有る。従って
挿入基板間の間隔を５ｍｍとすれば１バッチで７０枚の
基板処理が可能で有る。本実施例１では２０ｍｍ間隔で
１７枚の基板を均熱帯内に設置した。排気はロータリー
・ポンプとメカニカル・ブースター・ポンプを連結して
行った。この為ガス種の違いに依る排気速度の差は現れ
ない。又圧力はガス種に依存しない隔膜式圧力計で測定
した。炉内温度６００℃に於いて両ポンプを運転した状
態でヘリウム等の不活性ガスを反応室に流した場合、反
応室内平衡圧力Ｐ(mtorr) とガス流量Ｑ(SCCM)との間に
は次の関係式が成り立つ。
【００１４】 Ｐ＝２．２６０＋０．３１００×Ｑ １０SCCM≦Ｑ≦１００SCCM Ｐ＝２４．０４＋０．１６２６×Ｑ ２００SCCM≦Ｑ≦９００SCCM 本実施例１では上述のＬＰＣＶＤ装置を用いてシリコン
膜１０４を堆積した。ソース・ドレイン領域が形成さ
れ、該領域表面上の自然酸化膜を取り除いた基板は、表
側を下向きとしてＬＰＣＶＤ装置反応室に挿入された。
挿入時の反応室内温度は、３９５℃から４００℃の間で
有り、反応室内は窒素雰囲気に保たれている。反応室入
り口付近には約６ＳＬＭの窒素で窒素カーテンを形成
し、基板挿入時に酸素や水分が反応室内に流れ込む事を
最少限に止めている。
膜１０４を堆積した。ソース・ドレイン領域が形成さ
れ、該領域表面上の自然酸化膜を取り除いた基板は、表
側を下向きとしてＬＰＣＶＤ装置反応室に挿入された。
挿入時の反応室内温度は、３９５℃から４００℃の間で
有り、反応室内は窒素雰囲気に保たれている。反応室入
り口付近には約６ＳＬＭの窒素で窒素カーテンを形成
し、基板挿入時に酸素や水分が反応室内に流れ込む事を
最少限に止めている。
【００１５】基板挿入後、真空引き、漏洩検査を施し、
異常が無ければ挿入温度の４００℃から堆積温度迄反応
室内温度を上げる。本実施例１では堆積温度は６００℃
で二時間費して昇温した。通常この昇温期間中には純度
９９．９９％程度以上の窒素・ヘリウム等の不活性ガス
が流されるが、本実施例１では水素３％アルゴン９７％
のアルゴン・水素混合ガスを７００SCCM流し続けて昇温
した。この時反応室内平衡圧力は１３９ｍｔｏｒｒで有
った。本実施例１では安全上の理由により水素濃度を３
％として昇温期間中反応室内を環元性雰囲気に維持した
が、水素濃度は無論問われない。又、反応室内を４００
℃から堆積温度に昇温する丈の目的で有るならば昇温時
間は一時間で十分だが、昇温期間中環元性雰囲気を維持
して反応室側壁からの酸素や水分の脱ガスを除去し、清
浄な堆積環境を現出する為には二時間程度以上の昇温期
間が好ましい。環元性雰囲気に依る昇温期間終了後、直
ちに所定量のシラン（ＳｉＨ4 ）・ジシラン（Ｓｉ2 Ｈ
6 ）等の原料ガスと必要に応じて希釈ガスを反応室に導
入し、シリコン膜１０４を堆積する。本実施例１では純
度９９．９９９％以上のシランを１１．２５SCCM流して
シリコン膜を堆積した。シリコン膜堆積中の反応室内平
衡圧力は７．７０ｍｔｏｒｒで有った。シリコン膜１０
４は堆積速度１２．７Å／ｍｉｎで２６２Åの膜厚に堆
積された。
異常が無ければ挿入温度の４００℃から堆積温度迄反応
室内温度を上げる。本実施例１では堆積温度は６００℃
で二時間費して昇温した。通常この昇温期間中には純度
９９．９９％程度以上の窒素・ヘリウム等の不活性ガス
が流されるが、本実施例１では水素３％アルゴン９７％
のアルゴン・水素混合ガスを７００SCCM流し続けて昇温
した。この時反応室内平衡圧力は１３９ｍｔｏｒｒで有
った。本実施例１では安全上の理由により水素濃度を３
％として昇温期間中反応室内を環元性雰囲気に維持した
が、水素濃度は無論問われない。又、反応室内を４００
℃から堆積温度に昇温する丈の目的で有るならば昇温時
間は一時間で十分だが、昇温期間中環元性雰囲気を維持
して反応室側壁からの酸素や水分の脱ガスを除去し、清
浄な堆積環境を現出する為には二時間程度以上の昇温期
間が好ましい。環元性雰囲気に依る昇温期間終了後、直
ちに所定量のシラン（ＳｉＨ4 ）・ジシラン（Ｓｉ2 Ｈ
6 ）等の原料ガスと必要に応じて希釈ガスを反応室に導
入し、シリコン膜１０４を堆積する。本実施例１では純
度９９．９９９％以上のシランを１１．２５SCCM流して
シリコン膜を堆積した。シリコン膜堆積中の反応室内平
衡圧力は７．７０ｍｔｏｒｒで有った。シリコン膜１０
４は堆積速度１２．７Å／ｍｉｎで２６２Åの膜厚に堆
積された。
【００１６】こうして堆積されたシリコン膜はレジスタ
でパターニングされた後、四弗化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）の混合プラズマに依りエッチングされ、チャン
ネル部シリコン膜１０５を形成した（図１（ｃ））。続
いてゲート絶縁膜１０６を形成する。本実施例１ではＳ
ｉＯ2 膜を電子サイクロトロン共鳴プラズマＣＶＤ法
（ＥＣＲ−ＰＥＣＶＤ法）で１５００Åの膜厚に堆積し
た（図１（ｄ））。その後、ゲート電極１０７を形成
後、必要に応じて層間絶縁膜１０８を堆積し、更にコン
タクトホール開口後、ソース・ドレイン取り出し電極１
０９を形成してトランジスタが完成する（図１
（ｅ））。
でパターニングされた後、四弗化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）の混合プラズマに依りエッチングされ、チャン
ネル部シリコン膜１０５を形成した（図１（ｃ））。続
いてゲート絶縁膜１０６を形成する。本実施例１ではＳ
ｉＯ2 膜を電子サイクロトロン共鳴プラズマＣＶＤ法
（ＥＣＲ−ＰＥＣＶＤ法）で１５００Åの膜厚に堆積し
た（図１（ｄ））。その後、ゲート電極１０７を形成
後、必要に応じて層間絶縁膜１０８を堆積し、更にコン
タクトホール開口後、ソース・ドレイン取り出し電極１
０９を形成してトランジスタが完成する（図１
（ｅ））。
【００１７】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性を測定した所、ソース・ドレイン電圧
Ｖds＝４Ｖで飽和電流領域から求めた有効電子移動度は
μｏ＝５．４ｃｍ2 ／ｖ・ｓｅｃで有った。又トランジ
スタチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１００μ
ｍのＴＦＴでＶds＝４Ｖ、ゲート電圧Ｖgs＝１０Ｖでト
ランジスタをオンさせた時のソース・ドレイン電流はＩ
ON＝８．８９μＡとなり、良好なトランジスタ特性を示
した。 （実施例２）チャンネル部シリコン膜を堆積する工程を
除いて、それ以外は総て実施例１と同じ工程に依りＴＦ
Ｔを作成した。本実施例２ではチャンネル部シリコン膜
を堆積するのに同じＬＰＣＶＤ装置を用いたが、昇温条
件のみを変更した。即ち、基板挿入後、真空引き、漏洩
検査を施した後、挿入温度の４００℃から堆積温度の６
００℃迄昇温するが、この昇温条件のみを実施例１に対
して変更した。本実施例２では純度９９．９９９９％以
上のヘリウムを３５０SCCM流し続けて一時間の昇温期間
をもうけた。昇温期間中の反応室内平衡圧力は８１．５
ｍｔｏｒｒで有った。この昇温方法を用いた本実施例２
は従来技術に相応する。ヘリウムに依る一時間の昇温終
了後、実施例１と同様直ちに純度９９．９９９％以上の
シラン１１．２５SCCMを反応室に流してシリコン膜を堆
積した。シリコン膜堆積中の反応室内平衡圧力は７．６
７ｍｔｏｒｒで有った。シリコン膜は堆積速度１２．１
Å／ｍｉｎで２５０Åの膜厚に堆積された。
（ＴＦＴ）の特性を測定した所、ソース・ドレイン電圧
Ｖds＝４Ｖで飽和電流領域から求めた有効電子移動度は
μｏ＝５．４ｃｍ2 ／ｖ・ｓｅｃで有った。又トランジ
スタチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１００μ
ｍのＴＦＴでＶds＝４Ｖ、ゲート電圧Ｖgs＝１０Ｖでト
ランジスタをオンさせた時のソース・ドレイン電流はＩ
ON＝８．８９μＡとなり、良好なトランジスタ特性を示
した。 （実施例２）チャンネル部シリコン膜を堆積する工程を
除いて、それ以外は総て実施例１と同じ工程に依りＴＦ
Ｔを作成した。本実施例２ではチャンネル部シリコン膜
を堆積するのに同じＬＰＣＶＤ装置を用いたが、昇温条
件のみを変更した。即ち、基板挿入後、真空引き、漏洩
検査を施した後、挿入温度の４００℃から堆積温度の６
００℃迄昇温するが、この昇温条件のみを実施例１に対
して変更した。本実施例２では純度９９．９９９９％以
上のヘリウムを３５０SCCM流し続けて一時間の昇温期間
をもうけた。昇温期間中の反応室内平衡圧力は８１．５
ｍｔｏｒｒで有った。この昇温方法を用いた本実施例２
は従来技術に相応する。ヘリウムに依る一時間の昇温終
了後、実施例１と同様直ちに純度９９．９９９％以上の
シラン１１．２５SCCMを反応室に流してシリコン膜を堆
積した。シリコン膜堆積中の反応室内平衡圧力は７．６
７ｍｔｏｒｒで有った。シリコン膜は堆積速度１２．１
Å／ｍｉｎで２５０Åの膜厚に堆積された。
【００１８】これ以外の工程は総て実施例１と全く同じ
工程を経てＴＦＴを作成し、そのトランジスタ特性を測
定した所、ソース・ドレイン電圧Ｖds＝４Ｖで飽和電流
領域から求めた有効電子移動度はμｏ＝４．０ｃｍ2／
ｖ・ｓｅｃで有った。又トランジスタ・チャンネル部の
長さＬ＝１０μｍ、幅Ｗ＝１００μｍのＴＦＴでＶds＝
４Ｖ、Ｖgs＝１０Ｖでトランジスタをオンさせた時のオ
ン電流はＩON＝６．２４μＡで有った。この様に本発明
の実施例１と従来技術に依る実施例２の結果を比較する
と、本発明に依り、例えば有効電子移動度が３５％も改
善されて居り、その効果が明瞭に理解される。
工程を経てＴＦＴを作成し、そのトランジスタ特性を測
定した所、ソース・ドレイン電圧Ｖds＝４Ｖで飽和電流
領域から求めた有効電子移動度はμｏ＝４．０ｃｍ2／
ｖ・ｓｅｃで有った。又トランジスタ・チャンネル部の
長さＬ＝１０μｍ、幅Ｗ＝１００μｍのＴＦＴでＶds＝
４Ｖ、Ｖgs＝１０Ｖでトランジスタをオンさせた時のオ
ン電流はＩON＝６．２４μＡで有った。この様に本発明
の実施例１と従来技術に依る実施例２の結果を比較する
と、本発明に依り、例えば有効電子移動度が３５％も改
善されて居り、その効果が明瞭に理解される。
【００１９】
【発明の効果】以上述べて来た様に、本発明に依れば表
面が絶縁性物質で有る基板上に能動層となるシリコン膜
を形成する薄膜半導体装置に於いて、該シリコンをＬＰ
ＣＶＤ法で堆積する際、反応室内を環元性雰囲気下に維
持して昇温する事に依り有効移動度やオン電流が大きい
良好な薄膜半導体装置を製造する事が可能となり、ＬＳ
Ｉの集積化やＴＦＴを用いたアクティブマトリックス液
晶ディスプレイの高性能化、低価格化をもたらすとの多
大な効果を有する。
面が絶縁性物質で有る基板上に能動層となるシリコン膜
を形成する薄膜半導体装置に於いて、該シリコンをＬＰ
ＣＶＤ法で堆積する際、反応室内を環元性雰囲気下に維
持して昇温する事に依り有効移動度やオン電流が大きい
良好な薄膜半導体装置を製造する事が可能となり、ＬＳ
Ｉの集積化やＴＦＴを用いたアクティブマトリックス液
晶ディスプレイの高性能化、低価格化をもたらすとの多
大な効果を有する。
【図１】（ａ）〜（ｅ）は本発明の一実施例を示すシリ
コン薄膜半導体装置製造の各工程に於ける素子断面図。
コン薄膜半導体装置製造の各工程に於ける素子断面図。
１０１ 基板 １０２ 下地保護膜 １０３ ソース・ドレイン領域 １０４ シリコン膜 １０５ チャンネル部シリコン膜 １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ 層間絶縁膜 １０９ ソース・ドレイン取り出し電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ
Claims (1)
- 【請求項１】少なくとも表面が絶縁性物質で有る基板の
一方面上にシリコン膜半導体層を形成し、この半導体層
をトランジスタの能動層としている薄膜半導体装置の製
造方法に於いて、 該シリコン膜を減圧気相化学堆積法（ＬＰＣＶＤ法）に
て堆積する際、ＬＰＣＶＤ装置反応室内を環元性雰囲気
に維持した後、該シリコン膜を堆積する工程を含む事を
特徴とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707191A JP3284414B2 (ja) | 1991-08-28 | 1991-08-28 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707191A JP3284414B2 (ja) | 1991-08-28 | 1991-08-28 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555260A true JPH0555260A (ja) | 1993-03-05 |
| JP3284414B2 JP3284414B2 (ja) | 2002-05-20 |
Family
ID=16698382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707191A Expired - Lifetime JP3284414B2 (ja) | 1991-08-28 | 1991-08-28 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284414B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020080866A (ko) * | 2001-04-18 | 2002-10-26 | 주식회사 현대 디스플레이 테크놀로지 | 박막 트랜지스터 액정표시장치의 제조방법 |
-
1991
- 1991-08-28 JP JP21707191A patent/JP3284414B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020080866A (ko) * | 2001-04-18 | 2002-10-26 | 주식회사 현대 디스플레이 테크놀로지 | 박막 트랜지스터 액정표시장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3284414B2 (ja) | 2002-05-20 |
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