JPH05502313A

JPH05502313A - データ記憶システム

Info

Publication number: JPH05502313A
Application number: JP3501774A
Authority: JP
Inventors: マンカ，ポール　スタンレー
Original assignee: ストレイジ　テクノロジー　コーポレイション
Priority date: 1989-12-18
Filing date: 1990-12-05
Publication date: 1993-04-22
Also published as: AU640197B2; EP0506761A4; WO1991009364A1; EP0506761A1; AU6968091A; CA2070820A1; US5072378A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】上記第仮想レコードを含む同じ対の仮想トラックの、別の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのハイドを含む上記論理トラックの論理セクタの中間にありしかもそれら論理セクタに隣接している、上記論理トラックの論理セクタに書き込んで、上記論理トランクの隣接セクタに、単一仮想シリンダの上記仮想トランク対からの各種仮想レコードのハイドを含める、ことからなる方法。

２１、上記レコードの上記ハイドが上記レコードのデータ。

フィールド長を措定する情報を含み、また各仮想レコードの上記バイトを、かかる各仮想レコードを構成するすべてのバイトを記憶するのに必要な論理セクタと個数が等しい複数の論理セクタに書き込む、請求の範囲第２０項記載の方法。

２２、上記論理装置が制御器と論理物理ディスク装置とからなり、上記制御器は上記論理装置が上記コンピュータからの上記バイトを受けるとこれに応動して固定長セクタ・フォーマットの指令を上記物理ディスク装置へ与えて、上記コンピュータから受けた仮想レコードの各バイトの書込み対象である上記物理ディスク装置の論理セクタを特徴する請求の範囲第２１項記載の方法。

２３、上記論理装置の動作を制御するために上記コンピュータが上記論理装置へ与えた上記指令が、上記コンピュータからの同じ指令の受信に応答して上記論理装置が行う動作に対応した動作を制御するために仮想システムに上記コンピュータが送る指令と同一である、請求の範囲第２２項記載の方法。

２４、可変長データ・フィールドを持つレコードをサポートできる大容量のベンダー特有の仮想データ記憶ディスク駆動システムの物理特性および動作特性をエミュレートする論理データ記憶システムであって、コンピュータとその論理データ記憶システムとの間でデータ交換するデータ・チャネルを介して上記コンピュータと接続された論理データ記憶装置を形成するように構成された複数のｎ個の順次配列された工業規格品ディスク駆動装置からなる論理データ記憶システムを動作させる方法において、上記コンピュータを動作させて上記大容量ヘンダー特有仮想ディスク駆動装置の標準指令のみを上記論理システムに与え、上記標準指令の受信に応答して上記論理システムを動作させで、上記論理記憶装置に書込まれる仮想レコードの物理サイズが可変長でよい上記順次配列された工業規格品ディスク駆動装置の標準指令、ギャップおよび固定長データ・フィールドのみを用いて、上記大容量ヘンダー特有仮想ディスク駆動装置の指令ハイド、ギャップおよび可変長データ・フィールドをエミュレートする、ことからなる方法。。

２５、上記のエミュレートした仮想ディスク装置の物理サイズと、上記論理記憶装置を構成する工業規格品物理ディスク駆動装置に書込まれる論理セクタのサイズとの間に対応がない、請求の範囲第２４項記載の方法。

２６、上記のエミュレートした仮想ディスク駆動装置に通常書込まれる仮想レコードに対して上記論理記憶装置によってキイ・フィールドまたはデータ・フィールドを書込むことができる、請求の範囲第２４項記載の方法。

２７、上記論理記憶装置が、上記エミュレートした仮想ディスク駆動装置の平均ダウンタイムを越えた、上記論理装置の平均ダウンタイムを決めるパリティ・ディスク駆動装置を含む、請求の範囲第２４項記載の方法。

２８、更に、上記仮想データ記憶システムの仮想シリンダの仮想トラック対を上記論理ディスク記憶装置の論理シリンダの単−論理トラックに割当て、上記仮想トラック上の仮想レコードのバイトを上記論理装置によって記憶させ、この場合、上記仮想トラック対の各々を同じ仮想シリンダ上におき、また各仮想トラック対を上記論理トラックのうちの別のトラックに割当て、データ・バイトを上記論理装置の割当てられた論理トラックに書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記論理装置へ上記コンピュータから与え、上記のデータ・バイトを書込む場合の上記第１仮想レコードに対する上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させ、上記第１仮想レコードの上記バイトを書込む、上記論理トランクの領域を識別し、上記論理装置が上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時論理ディスク装置から上記コンピュータへ指令を送り、上記第１仮想レコードの書込むべき上記バイトを上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与え、上記第１仮想レコードの上記バイトの書込み対象の、上記識別された論理トラックの位置へ上記第１仮想レコードの上記与えられたバイトを書き込んで、王記第１仮想レコードの上記バイトを、上記論理ディスク装置の上記割り当てられた論理ディスクの複数の交互配置の、非隣接セクタに書き込み、上記第１仮想レコードを含む同じ対の仮想トラックの、別の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタの中間にありしかもそれら論理セクタに隣接している、上記論理トラックの論理セクタに書き込んで、上記論理トラックの隣接セクタに、単一仮想シリンダの上記仮想Ｉ・ランク対からの各種仮想レコードのバイトを含める、ことからなる方法。

２９、上記論理装置のシリンダ内でのヘッド切替えを、上記論理装置を構成する記録媒体の性能ロスあるいは回転逸失を伴わずに行う、請求の範囲第２４項記載の方法。

３０、上記論理装置に記憶した仮想レコードのアップデートを、上記論理装置への書込み動作の際に、上記論理装置を構成する工業規格品ディスク駆動装置において直接行う、請求の範囲第２４項記載の方法。

３１、上記論理装置による全ての続出し、書込み動作を上記チャネルに同期化した上記論理装置を構成する上記工業規格品ディスク駆動装置で行う、請求の範囲第２４項記載の方法。

３２、上記論理装置の１つの論理Ｉ・ランクに上記仮想システムの多数の仮想トランクを含められている、請求の範囲第２４項記載の方法。

３３゜上記論理装置内における単一シリンダ・シーク動作の発生を、上記論理装置０１つの論理トランクに含めた多数の仮想トランク個数によって、上記仮想システムが必要とするシーク動作の回数より少なくする、請求の範囲第２４項記載の方法。

３４、上記コンピュータからの指令の、上記論理装置による受信に応答して上記論理装置が横断する物理シリンダの、上記仮想システムとの対比での実際個数を、上記論理装置の１つの論理トランクに含まれる仮想Ｉ・ラックの個数を上記論理装置の論理トラックの個数で除算することによって決める、請求の範囲第２４項記載の方法。

３５、より高速のチャネル・データ転送速度を、キャッシュ・ディスク制御装置がなくとも上記論理装置によってサポートすることができる、請求の範囲第２４項記載の方法。

３６、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理データ記憶システムにおいて、パリティ記憶装置と、論理記憶装置を構成するｎ個の順次配列されたデータ記憶装置と、各種仮想トランクの仮想データ・レコードのバイトを上記コンピュータから上記チャネル経由で受ける手段と、仮想レコードの、受信した上記バイトを上記ｎ個のデータ記憶装置へ順次分配する手段であって、受けた各バイトを単一装置へ分配し、上記ｎ個の記憶装置全部により、上記レコード全体を構成するバイ）・を −緒に受けるようにした手段と、上記仮想レコードのバイｈ　ｎ個からなるバイト群の、上記ｎ個の記憶装置への分配に応答して、受けたｎ個のバイＩ・からなるハイド群のパリティを示すパリティ・バイトを発生させる手段と、上記パリティ・バイトの発生対象であるｎ−バイト群の最終バイトの分配と同時に上記パリティ装置へ上記パリティ・バイトを分配する手段と、分配した各バイトを、上記バイトの分配先である記憶装置へ書込む手段であって、第１仮想トラックの仮想レコードのバイ１〜を単−論理トラックの交互配置の、隣接した論理セクタに書込み、かつ上記第１仮想トランクのバイｊ・を含まない上記論理トラックの論理セクタに別の仮想トランクのハイドを含める手段と、からなるシステム。

３７゜上記各仮想レコードが、上記仮想レコ□−ドがギヤ。

ブで分離された複数フィールドを含み、また上記各セクタを、１つの仮想トラックの仮想レコードのバイトを記憶する一方で別の仮想トラックの仮想レコードのギャップをシミュレートする二重機能に用いる、請求の範囲第３６項記載のシステム。

３８、上記各仮想トラックが同じ仮想シリンダ正にある、請求の範囲第３７項記載のシステム。

３９、上記論理装置が、上記仮想レコードを含む仮想装置の物理特性をエミュレートする、請求の範囲第１３８項記載のシステム。

４０゜　コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理データ記憶システムにおいて、論理記憶装置とパリティ記憶装置とを形成するｎ個の順次配列したデータ記憶装置と、少なくとも２種類の仮想トラックの、各々がギャップで分離された複数のフィールドをもつ仮想データ・レコードのバイ１−を、上記チャネル経由で上記コンピュータから受ける手段と、各仮想レコードの、受けたハイドを上記順次配列したｎ個のデータ記憶装置に順次分配して、受は取った各バイトを単一装置へ分配し、また上記ｎ個のデータ記憶装置全部に、上記仮想レコード全体を構成するバイＩ・を−緒に受けさせ、上記ｎ個のデータ記憶袋！−・の、上記ｎ−バイト群の分配に応答して仮想レコードの、受けたｎ個のバイトを含む各群のパリティを示すパリティ・バイトを発生させる手段と、それから上記パリティ・バイトを発生するｎ−バイト群の最終パイＩ・の分配と同時に上記パリティ記憶装置に、発生させた各パリティ・バイトを分配する手段と、上記バイトの分配対象であるパリティ記憶装置へ、分配された各バイトを書き込み、第１仮想トラツクの仮想レコードのバイトを、上記ｎ個の各りの対応トラックを構成する単−論理トランクの複数の交互配置の、非隣接論理セクタに書き込み、上記論理セクタの隣接セクタに、各種仮想トラックからの仮想レコードを含め、また各論理セクタを、１つの仮想トラックの仮想レコードのデータ・バイトを記憶するとともに、別の仮想トランクの別の仮想レコードに対するギャップをシミュレートする二重機能に用いる手段と、からなるシステム。

４１、仮想データ記憶システムをエミュレートするように構成した論理データ記憶システムにおいて、コンピュータとの間でデータ交換をｊ〒うデータ・チャネルを介して上記コンピュータと接続された論理ディスク記憶装置と、上記チャネル経由で上記コンピュータから各種仮想トラ・ツクの仮想レコードのバイトを受ける手段と、各仮想レコードの、受けたバイトを上記論理ディスク装置へ与える手段と、第１仮想トラツクの第１仮想レコードを示す、受けた／＼ベイト、上記仮想ディスク装置の単−論理トラックの複数の、交互配置した非隣接の論理セクタへ書込む手段と、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのハイドを含む上記論理トラックの論理セクタどうしの中間にありかつそれらに隣接した上記論理トランクの論理セクタに、別のトラックの別の仮想レコードを示す、受けたバイトを書込んで、上記論理トランクの隣接セクタに、上記各種仮想トランクからの各種仮想レコードのノーイトを含める手段と、からなるシステム。

４２、上記各種仮想トラックが、上記仮想トランクを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第４１項記載のシステム。

４３、上記論理ディスク装置が、回転同期を維持するようにスピンドル同期させたｎ個の各種データ記憶ディスク装置からなり、上記の、受けたバイトを与える手段が、上記ｎ個のデータ記憶装置へ各仮想レコードの、受けたハイドを順次分配して、各受けだバイトを単一装置へ分配し、上記ｎ個のデータ記憶装置全部に、各受けだ仮想レコード全体を構成するノーイトを一緒に受けさせる手段を含み、上記書込み手段が、上記バイトの分配対象である装置へ各分配バイトを書込む手段を含んでいる、請求の範囲第４１項記載のシステム。

４４、更に、上記ｎ個のデータ記憶装置の各々へのバイト分配に応答して上記ｎ個のデータ記憶装置の各々によって受けられた上記バイトを示すパリティ・バイトを発生させる手段を含んでいる、請求の範囲第４３項記載のシステム。

４５、上記各仮想レコードが上記各レコードを含む仮想トラック上で互いに隣接した複数フィールドからなり、仮想レコードの上記フィールドの各々が、複数のハイド時間を特徴とするギャップによって隣接フィールドから分離されており、上記仮想レコードの各々を上記論理レコードの交互のセクタに書込んで、第１仮想トラツクの上記仮想レコードのうちの第ルコードに対する上記ギャップを構成するバイト時間を、上記第１仮想レコードを含まない仮想レコードのバイトを含まないが、別の仮想トラックの別の仮想レコードのハイドを含む上記論理トラックの論理セクタによってシミュレートする、請求の範囲第４１項記載のシステム。

４６、上記仮想レコードの、上記論理トラックへの書込みを行うのに、上記論理トランク上の第１セクタに、第１仮想トラツクの第１仮想レコードの第１ギヤンプと、第２仮想トラツクの第２仮想レコードの第１ギヤツプに対する情報を含め、上記論理トラック上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トランク上の上記第２セクタに隣接した第３セクタに、上記第１仮想トランクの上記第１仮想レコードのカウント・フィールドを含め、上記論理トランク上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラツクの上記第２仮想レコードのカウント・フィールドを含め、上記論理トラックの後続セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードのその他のフィールドを含めて、上記第１、第２仮想レコードのフィールドを上記論理トランクの上で、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラ・７りの隣接フィールドと交互に配置する、請求の範囲第４１項記載のシステム。

４７、各仮想レコードの少なくとも１つのフィールドが、その中のハイド数によって決まる長さのデータ・フィールドを含んで、第１仮想レコードのデータ・フィールド長を別の仮想レコードのデータ・フィールド長と相違させることができ、また更に、論理レコードの上記論理セクタに、仮想レコードのデータ・フィールドのバイトを、論理セクタの個数を上記仮想データ。

フィールド内のバイト数で決めて書込む手段を有してなる、請求の範囲第４５項記載のシステム。

４８、仮想データ記憶システムをエミュレートするようになっている論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンビ二一夕に接続された論理ディスク装置を含んでおり、更各種仮想トランクの、ギャップによって分離させた複数のフィールドをもつ仮想レコードのバイトを上記チャネル経由で上記コンピュータから受ける手段と、各仮想レコードの、受けたハイドを上記論理ディスク装置に与える手段と、上記仮想レコードを示す、受けたバイトをと記論理ディスク装置の単−論理トラックの各種論理セクタに書込んで、各論理セクタを、上記仮想トラックのうちの１つの仮想レコードのハイドを記憶し、かつ別の仮想トラックの仮想記録に対するギヤ、ブをシミュレートする二重機能に用いる手段とを含む、システム。

４９、上記書込みによって、第１仮想トラツクの第１仮想レコードを示す、受けたハイドを、上記論理ディスク装置の上記単一論理トラックの複数の交互配置された、非隣接論理セクタに書込み、かつ別の仮想トラックの別の仮想レコードを示すバイトを上記第１仮想レコードのハイドを含まない上記論理トラックの論理セクタに書込む、請求の範囲第４８項記載のシステム。

５０、上記各種仮想トラックが、上記仮想トラックを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第４９項記載のシステム。

５１、上記論理ディスク装置が、回転同期を維持するようにスピンドル同期させたｎ個の各種デ・−タ記憶ディスク装置からなり、上記の、受けたバ・イトを与える手段が１、上記ｎ個のデータ記憶装置へ各仮想レコーＩＪの、受けたバイトを順次分配して、受けた各バイトを単一装置へ分配し２、上記ｎ個のデータ記憶装置全部に、受けた各仮想レコード全体を構成するバイトを一緒に受けさせる手段を含み、と記書込み手段が、上記ハイドの分配対象である装置へ各分配バイトを書込む手段を含んでいる、請求の範囲第４９項記載のシステム。

５２、上記各仮想レコードが上記各レコードを含む仮想トランク上で互いに隣接した複数フィールドからなり、仮想レコードの上記フィールドの各々が、複数のバイト時間を特徴とするギヤノブによって隣接フィールドから分離されており、上記仮想レコードの各）ｆを上記論理レコードの交互の論理セクタに書込んで、第１仮想トラツクの上記仮想レコードのうらの第ルコードに対する丘記ギヤノブを示すハイド時間を、上記第１仮想レコードのハイドを含まない上記論理１−ランクの論理セクタによってエミュレートする１、請求の範囲第４８項記載のシステム。

５３、上記仮想レコードの、上記論理トラックへの記録を行うのに、上記論理トラック上の第１セクタに、第１仮想Ｉ・う、りの第１仮想レコードの第１ギヤノブと、第２仮！！！ｊ　ｌ−ランクの第２仮想レコードの第１ギヤツプに対する情報を含め、上記論理トランク上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トラック上の上記第２セクタに隣接した第３セクタに、上記第１仮想トラツクの上記第１仮想レコードのフィールドを含め、上記論理トランク上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラツクの上記第２仮想レコードのフィールドを含め、上記論理トランクの交互の後続かつ非隣接セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードのその他のフィールドを含めて、上記第１、第２の仮想レコードのフィールドを上記論理トランクの上で、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラックの隣接フィールドと交互に配置する、請求の範囲第５２項記載のシステム。

５４、各仮想トラックの少なくとも１つのフィールドが、その中のバイト数によって決まる長さのデータ・フィールドを含んで、第１仮想レコードのデータ・フィールド長を別の仮想レコードのデータ・フィールド長と相違させることができ、また更に、仮想レコードのデータ・フィールドのバイトを、上記データ・バイトの書込みに必要な論理セクタ個数を上記仮想データ・フィールド内のハイド数で決まる個数の、論理レコードのセクタに書込む手段を有してなる、請求の範囲第４８項記載のシステム。

５．５．　仮想データ記憶システムをエミュレートする論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置と、上記仮想データ記憶システムの仮想シリンダの仮想トラックの対を上記仮想トラック上の仮想レコードのハイドを上記論理ディスク記憶装置によって記憶するために上記論理ディスク記憶装置の論理シリンダの単−論理Ｉ−ラックに割当てるが、この割当てを、上記各対の仮想トラックを同じ仮想シリンダ上におきかつ各対の仮想トラックを上記仮想トランクの・うち別のトラックに割当てて行う手段と、上記論理装置の、割当てられた論理トラ・ンクへ、アップデー！−シたデータ・バイトを書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記コンピュータから上記論理装置へ与える手段と、上記アップデート済みデータ・バイトを書込んで上記第１仮想レコードを含む上記論理１−ランクの領域を識別する場合の上記第１仮想レコードの上記仮想シリンダ、ヘッドおよびレコー・ド番号を指定する上記指令の受信に応答して上記論理装置を動作させる手段と、上記論理装置が、上記論理トランク上の上記第１仮想レコードに対応する動作位置にある時に指令を論理装置から上記コンピュータへ送る手段と、上記第１仮想レコードの上記アップデート済みバイＩ・を上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与える手段と、上記第１仮想レコードを含む上記の識別された論理トラックの場所に上記第１仮想レコードの、上記与えられたアップデート済みハイドを書込み、この書込みで、上記第１仮想レコードの上記ア・ンブデート済みバイＩ・を、上記論理ディスク装置の上記割当てた論理Ｉ・ランクの複数の交互配置の、非隣接論理セクタに書込む手段と、上記仮想レコードを含む同一対の仮想Ｉ・ラックの、他の仮想トランクの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのハイドを含む上記論理トランクの論理セクタどうしの中間にあり、かつそれらに隣接した、上記論理トラックの論理セクタに書込み、この書込みで、上記仮想トラックの隣接したセクタに、単一仮想シリンダの、上記対の仮想トランクからの様々な仮想レコードのハイドを含める手段と、からなるシステム。

５６、上記仮想レコードの上記バイ１−が、上記仮想レコードのデータ・フィールド長を指定する情報を含み、また各仮想レコードの上記ハイＩ・を、かかる各仮想レコードを構成する全てのバイトを記憶するのに必要な個数に等しい複数の論理セクタに書込む、請求の範囲第５５項記載のシステム。

５７、上記論理装置が制御器と、論理物理ディスク装置とを含み、また上記制御器が上記コンピュータからの上記バイトの、上記論理装置による受信に応答して、上記物理ディスク装置へ固定長のセクタ・フォーマットの指令を与えて、上記コンピュータから受けた仮想レコードの各バイトを書込む上記物理ディスク装置の論理セクタを特徴する請求の範囲第５６項記載のシステム。

５８、上記論理装置の動作を制御するために上記コンピュータから上記論理装置へ与えられる上記指令が、上記コンピュータからの同じ指令の受信に応答して上記論理装置の行う動作に対応した動作を制御するために上記コンピュータが仮想システムに送る指令と同じである、請求の範囲第５７項記載のシステム。

５９、可変長のデータ・フィールドをもつレコードをサボ−１−することのできる大容量ベンダー特有仮想データ記憶システムの物理、動作特性をエミュレートするように構成された論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置を形成するように配列された複数のｎ個の順次配列された工業規格品のディスク駆動装置と、上記コンピュータを動作させて上記論理システムに、上記ヘンダー特有仮想ディスク駆動装置の標準指令のみを与える手段と、上記標準指令の受信に応答して上記論理システムを動作させて、上記論理記憶装置へ書込んだ仮想レコードの物理サイズが可変長でよい上記順次配列された工業規格品ディスク駆動装置の標準指令、ギヤツブおよび固定長データ・フィールドのみを用いて上記ベンダー特有の仮想ディスク駆動装置の指令バイト、ギャップおよび可変長データ・フィールドをエミュレートする手段と、からなるシステム。

６０、上記エミュレートされる仮想ディスク駆動装置へ書込まれた上記仮想レコードの物理サイズと、上記論理記憶装置を構成する物理工業規格品ディスク駆動装置に書込まれる論理セクタのサイズとの間に対応がない、請求の範囲第５９項記載のシステム。

６１、上記エミュレートされる仮想ディスク駆動装置へ通常書込まれる仮想レコードに対する論理レコード装置によってキイ・フィールドまたはデータ・フィールドを書込むことができる、請求の範囲第５９項記載のシステム。

６２、上記論理記憶装置が、上記エミュレートされる仮想ディスク駆動装置の平均ダウンタイムを越える、上記論理装置の平均ダウンタイムを決めるパリティ・ディスク駆動装置を含んでいる、請求の範囲第５９項記載のシステム。

６３、上記仮想システムの仮想シリンダの仮想トラックの対を上記記憶装置の論理シリンダの単−論理トラックに割当てて上記仮想トラック上に仮想レコードのバイトを上記論理装置によって記憶させる場合に、この割当てを、上記仮想トラック対の各々を同じ仮想シリンダ上におきかつ各対の仮想トランクを上記論理トラックのうち別の仮想トラックに割当てて行う手段と、データ・バイトを、上記論理装置の、割当てられた論理トランクに書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記コンピュータから上記論理装置へ与える手段と、上記論理装置の割当てられた論理トランクへデータ・バイトを書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を措定する指令を上記コンピュータから上記論理装置へ与える手段と、上記データ・バイトを書込んで上記第１仮想レコードのハイドを書込む上記論理トラックの領域を識別する場合の上記第１仮想レコードの上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させる手段と、上記論理装置が、上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時に指令を論理装置から上記コンピュータへ送る手段と、上記第１仮想レコードの、書込むべきバイトを上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与える手段と、上記第１仮想レコードを書込む上記の識別された論理トラックの場所に上記第１仮想レコードの、上記の、与えられたバイトを書込み、この書込みで、上記第１仮想レコードの上記バイトを、上記論理ディスク装置の上記の割当てた論理トラックの複数の交互配置した、非隣接論理セクタに書込む手段と、上記仮想レコードを含む同一対の仮想トラックの、他の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トランクの論理セクタどうしの中間にあり、かつそれらに隣接した、上記論理トラックの論理セクタに書込み、この書込みで、上記仮想トランクの隣接したセクタに、単一仮想シリンダの、上記対の仮想トラックからの様々な仮想レコードのバイトを含める手段と、からなるシステム。

６４、王妃論理装置のシリンダ内におけるヘッド切替えを、上記論理装置を構成する記録媒体の性能ロスあるいは回転逸失を伴わずに行う、請求の範囲第５９項記載のシステム。

６５、上記論理装置に記憶した仮想レコードのアップデートを、上記論理装置への書込みの際に、上記論理装置を構成する上記の工業規格品ディスク駆動装置において直接行う、請求の範囲第５９項記載のシステム。

６６、上記論理装置による全ての読出しおよび書込み動作を、上記チャネルに同期化させた上記論理装置を構成する上記工業規格品ディスク駆動装置で行う、請求の範囲第５９項記載のシステム。

６７、上記仮想システムの多数の仮想トランクを上記論理装置の１つの論理トランクに含めた、請求の範囲第５９項記載のシステム。

６８、上記論理装置内における単一シリンダ・シーク動作の発生を、上記仮想システムが必要とするシーク動作回数よりも、上記論理装置の１つの論理トランクに含まれる多数の仮想トラックの個数だけ減らした、請求の範囲第５９項記載のシステム。

６９、上記論理装置による、仮想Ｉ・ラックからの指令の受信に応答して上記論理装置が横断する物理シリンダの、上記仮想システムとの対比での実際個数を、上記論理装置の１つの論理１ランクに含まれる仮想トラックの個数を上記論理装置上の論理トラックの個数で除算して決める、請求の範囲第５９項記載のシステム。

７０、より高速のチャネル転送速度を、キャンシュ・ディスク制御装置がなくとも上記論理装置によってサポートでき、またデータ転送を、上記チャネルの速度性能のみによって制限した速度で上記システムにより行うことができる、請求の範囲第５９項記載のシステム。

明　細　書Ｍ… 本発明はデータ記憶システム、特に、故障した記憶装置に記憶されたデータを回復する改良された方式に関する。本発明は更に、複数の低容量、低コストの、工業規格に準じた駆動装置を用いて高記憶容量、高コストのベンダー特有の駆動装置をエミュレートするデータ記憶システムに関する。

主皿Ω宜量代表的なデータ処理・記憶システムは、一般に、ディスク制御装置とチャネルとを介して中央処理装置（ＣＰ［Ｊ）に接続させた、１つもしくはその以上のディスク装置等の周辺記憶装置から構成されている。、＝れら記憶装置の機能は、ＣＰτノがそのデータ処理タスクを実行するのに使用するデータを記憶することである。

データ処理システムにおいては様々な種類の記憶装置が使用される。使用される記憶装置はその応答時間と容量がそれぞれに著しく異なっており、またコストを抑制しながらシステム・スループ７１・を最大にするために、使用する特定種類の記憶装置の選択では、その応答時間をＣＰＵの応答時間に整合させまたその容量をデータ処理システムの記憶ニーズに整合させることが要点である。アクセスの遅い装置がシステム・スルーブツトに及ぼすことのある影響を最小限にするために、様々な種類の記憶装置を使用しているデータ処理システムが多い。アクセス時間と容量とが記憶コストに影響を及ぼすので代表的なシステムでは、頻繁に使用するデータに対しては高速アクセス、低容量、直接アクセスのモノリシック記憶装置を、また使用頻度の低いデータに対しては、制御装置を介してシステムに接続させた一連のディスク装置を、それぞれ使用しているものがある。上記後者のディスク装置の記憶容量は一般にモノリシック記憶装置より数倍も大きく、しかもデータ記憶コスト／ハイドはより少ない。

しかしながら、大容量記憶装置の１つが故障しその結果その記憶装置に格納されている情報がシステムで使用できなくなれば問題である。一般的に、システム全体がこうした故障によって使用不能になってしまう。これまでにもこの問題を解決するためにいくつかの方法が提案された。例えば、ＩＢＭの刊行物ＧＡ３２− ００９８．ｒｒＢＭ　３９９０記憶制御について（ＩＢＩ’！　３９９０　Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌ　Ｉｎｔｒｏｄｕｃｔｉｏｎ）　Ｊ中のデュアルコピーに関する章に、すべてのデータの副ファイルを記憶する開祖の記憶装置を設けることを開示している。

またＣｒｏｃｋｅｔｔ他の１／６／８９交付の米国特許第４．８３７．６８０号にも上記の開示がある。かかる解決策によれば上記問題が解決されるが、記憶コストを増大させるとともに、記憶データへ変更するのに２つのレコードを書き込む必要があるので、システム性能に悪影響を及ばす。また更には、主レコードが何らかの理由で利用できなくなった場合に備えて副レコードの記憶場所を追跡し続けなければならない。

レコードが比較的小さいシステムにおいては、そのレコードに添加されるＥＣＣ（誤り訂正符号）シンドローム・ピントを発生させる誤り訂正符号を使用することができる。ＥＣＣシンドローム・ビットによれば、誤って続出されるおそれのあるデータを、それが少量であれば、訂正することができる。しかし、この方法は誤っているあるいは利用不可能な長いデータを訂正または再作成するには通していない。

これまでにも、１つもしくはそれ以上の記憶装置の故障問題を解決するために上記以外の解決策も提案されている。しかしながら、そうした提案の解決策を使用して適当なのはそこで使用するデータ・レコードが固定長のものであるシステムに限られる。０ｕｃｈ　ｉの１９７８年５月３０日交付の米国特許第４，０９２．７３２号は、レコードを複数の固定長レコード・セグメントに分割してそれらのレコード・セグメンＩ・を、作成したパリティ・セグメントとともに複数のディスク装置に格納する方式を開示している。しかし、この０ｕｃｈｉ方式は、彼のシステムが、エミュレートシた仮想装置の物理特性、例えば、スロット分類（シリンダ内におけるへ・ンド切替え）能力や１回のＩ１０動作における、ディスクの同一シリンダの個別ヘッドどうしを切替える能力等に整合しないという性能上の短所がある。また二〇ｕｃｈｉ方式では、駆動装置の回転逸失やヘッドの再オリエンテーシヲンによって遅延を生じさせるおそれがある。更には、制’＋ｎ本体における大きなバッファや著しいテ・−プルオーバヘッドに、論理システムにおいて仮想レコード・セグメントを格納する場所を記録、追跡することが要求される。またデータ保全性は、テーブルが失われ、破壊され、あるいはソフトウェアによって使用されるレコードあるいはレコード・セグメントのバージョンが間違っていると、データが全て失われることで発現する。

また０ｕｃｈｉ方式は多数の短所を有する。つまり、例えばＩＢＭ　ＣＫＤ様弐におけるレコード等の可変長仮想記録に対処するためにはオペレーティング・システム（Ｏ３）を変更しなければならない。これらの変更としては、０ｕｃｈ　ｉ方式の固定長論理セクタに仮想レコード・データ・フィールドをマツプするための余分のコマンドやテーブルがある。また０ｕｃｈｉ方式ではそのパリティ・バッファ６０専用の「クリヤ。

バッファ」コマンドを必要とする。更に、０ｕｃｈ　ｉ方式には、そのバッファ６０からパリティ・セグメントを書込むための専用コマンドが必要である。このため、第１の仮想レコードのパリティ・バイトを書込む時間が延びて、第２仮想レコードを読出すあるいは書込む時間に入り込むので同一の仮想トラックに連続的にレコードを書込むには０ｕｃｈ　ｉ方式のディスク装置を余分に回転させなければならない。同じ理由で、０ｕｃｈ　ｉ方式では同じ仮想シリンダの相異なったトランクどうしをヘッド切替えすると、連続した回転位置においてレコードを読出す際に必ず回転が逸失する。こうした短所の故に、０ｕｃｈ　ｉ方式の装置は、エミュレート中の仮想装置の物理特性をエミュレートしない。またＨａｒｔｎｅｓｓの１９８８年１０月４日交付の米国特許第４，７７５，９７８号には、レコードを記憶するために多数の記憶装置とパリティ装置とを使用することが開示されている。しかしながら、Ｈａｒｔｎｅｓｓのこの発明は上記の０ｕｃｈ　ｉ方式の装置の短所の多くを有し、エミュレートした仮想装置の物理特性をサポートしない。Ｈａｒｔｎｅｓｓ方式では、Ｏ３の変更を必要とし、固定長のデータ・フィールドに対処できるだけである。また、Ｔｉｍ５ｉｔの１９８９年３月２８日交付の米国特許第４，８１７，０３５号も、Ｃ１ａｒｋの１９８８年８月２日交付の米国特許第４．７６Ｌ７８５号も上記同様の短所を有する。

従って、課題は、１つの記憶装置が故障してもその記憶装置に記憶されている情報をＣＰＵが利用できずにシステムの使用不能あるいはシステム動作の実質的喪失を招くことのないように可変長データ・フィールドを有するレコードを高信軽度で記憶する、大容量の周辺記憶システムを提供することである。またもう１つの課題は、Ｏ３を変更する必要がなく、様々な長さのデータ・フィールドに対処でき、しかもエミュレートした仮想装置の物理特性をサポートし得る記憶システムを提供することである。

見回■！ｈ本発明は、複数の低容量駆動装置を使用してベンダー特有の大容量ディスク記憶システムの全てのアスペクトをエミュレートし、ベンダー特有の本体コンピュータ用の周辺データ記憶を行う直接アクセス記憶装置（ＤＡ、ＳＤ）を提供するものである。本発明では、様々な長さのデータ・フィールドを有する仮想レコードを処理するのにＯ８を変更する必要がな上記課題は、複数のデータ記憶装置を有し、そのいずれか１つがオンザフライ・パリティ・ジェネレータを故障させるおそれのある、本発明の記憶システムによって解決される。

この記憶システムはｎ個の記憶装置へ、またこれと同時にノマリティ・ジェネレータへ本体からチャネル経由でレコードを転送させることのできる制御回路類を含む。これらの制御回路はパリティ・ジェネレータに、レコードのｎバイト毎にパリティを発生させ、その発生させたパリティを、レコードのデータ・パリティが全く記憶されていない個別の記憶装置へ転送させるものである。システム・レコード用のデータ・レコードのバイトおよび関連のパリティ・バイトは従って様々な記憶装置を横断して配分される。

システム動作に対する悪影響は、本体と記憶システムとの間で通常転送されるデータ量が大きい場合実質的に低減される。

本発明のシステムはベンダー特有のＤＡＳＤ装置の装置性能特性を保存する。レコードがｎ個の記憶装置へ転送されるにつれて、記憶書込み動作の際にパリティがオンザフライで発生され、個別のパリティ装置へのパリティ・バイト書込みに時間を追加する必要がない。本発明の個別記憶装置からなる論理装置をアクセスする場合、エミュレートした仮想装置（ベンダー特有のＤＡＳＤ装置）の全ての物理特性が保存される。仮想装置の物理特性をサポートすることによって性能向上させるのに加えて、現時点でのチャネルの転送速度に等しいあるいはそれを上回る、装置虚像発生能力を与えることによって、システム・スルーブツトへの影響を最小限にすることができるが、これはシステム本体へあるいはシステム本体からの仮想レコードの転送と同時にパリティを発生させ、このパリティが転送中の仮想レコードのみを含むからである。

本発明の更なる長所は、本発明による論理ディスク装置の表面を複数の論理セクタに分割し、そしてそれらの論理セクタに、複数仮想トラックからの仮想レコードを交互に記憶する点である。このレコードは、第１トラツクの単一仮想レコードのバイトが論理トラックの１つ置きの、非隣接論理トラックに記憶されるように行われる。第１仮想トラツクからの第１仮想レコードのバイトを記憶するセクタどうしの中間のセクタは別の仮想トラックの別の仮想レコードからのバイトを記憶するのに用いられる。順次ではなく、交互かつ隣接した論理セクタ上の単一仮想レコードのバイトの記憶は、第１仮想レコードを記憶するのに使用していないセクタを、論理セクタから仮想レコードを読出す際に使用して、仮想トラ・ツクの仮想レコードのフィールドを分離するギャップに対応するバイト時間をシミュレートするのに使用する点で有益である。これは長所であるとともに、論理ディスク装置のスペースの節約を可能にする。第１仮想レコードのバイトが順次の隣接した論理セクタに記憶されていれば、それらの論理セクタの部分を、仮想レコードのフィールドを分離する、必要な遅延時間またはギャップ時間を得るための専用セクタとしなければならない。しかし、これは本発明では、別のレコードを記憶するとともに第１仮想レコードのフィールドどうしのギャップに対するバイト時間をシミュレートするのに使用している別のセクタで単−論理セクタのパイ１−を記憶するために使用する論理セクタを交互配置のものに限定することによって必要なしとしている。従って、単一シリンダの順次回転位置の仮想１／コードを、回転を逸失せずに続出しできる。

個別の物理デ、イスク装置を組み合わせて単一の論理像に形成しまた２つの仮想レコード像を単一の論理トラック像に交互配置する機構によって、今日人手できる物理装置の物理特性を越えておりまた今日および将来のチャネルをそれらの最大チャネル転送速度で駆動できるとともに可変のデータ・フィールド・サイズをもつ仮想トラックをサポートすることができる物理装置をエミュレ−１・する１ことができる。

２皿皇Ｒ里以下、添付図面にもとづいて本発明を更に詳細に説明する。

図１は従来の本体ＤＡＳＤシステムを示し、図２は本発明のＤＡＳＤシステム実施例を示し、図、３は論理ディスク装置制御器２０９の詳細図、図４〜図７は、図８に示すように構成した論理セクタ・ジエネ１／−夕３０３の詳細図、図９は工業規格に準じたＩＢＭ　ＣＫＤフォーマンＩ・を示し、図１０は本発明の物理、論理セクタ・フォーマットを示し、図１１は本発明の交互配置仮想トラック・フォーマ、トを示し、図１２は図９の仮想トラック・フォーマットを有する仮想トラ・ンクをセグメンＩ−およびセクタに分割する方法を示している。

詳ｌじｄえ叫図１は周辺ＤＡＳＤ記憶機能をもった従来の代表的なデータ処理・記憶システムを示す。このシステムは中央処理装置（ＣＰＵ）１０１と、主記憶装置１０３と１、チャネル装置１０２とをもった本体コンピュータ１００からなる。このシステムは更に、テ゛イスク制御装置（ＤＣＵ）１０６と、複数の物理ディスク駆動装置１０９−０〜１０９−Ｍに接続されてそれらを制御するディスク制御器１０８とを含んでいる。

線路１０４は上記チャネル装置１０２とＤ　ＣＵ　１０６とを接続している。またこの線路１０４は複数のその他のＤ　ＣＵ（図示せず）にも接続している。

線路１０７はＤＣＵ１０６とディスク制御器１０８とを、また所望であれば、ＤＣＵ　１０６と複数のその他のディスク制御Ｂ器（図示せず）とを相互接続する。そのディスク制御器１０８は技術的に公知のインタフェース１１０によって物理ディスク駆動装置１０９と接続されている。好適実施例においては、ＣＰＵＩ　ＯｉはＡｏ＋ｄａｈｌ　Ｖ　８でよく、これをＳＴＫ（ＳｔｏｒａｇｅＴｅｋ）　８８８０デイスク制御装置１０６にｉ１０インタフェース（線路）１０４を介して接続する。５ＴＫ８ＢＢＯは５ＴＫ８３８１デイスク制御器と８３８０Ｅデイスク駆動装置どを含む５ＴＫ８３８０Ｅデイスク・サブシステムＭｏｄｅｌＡ４に接続してもよい。それらの駆動装置は全てＳＴＫディスク制御インタフェース（ディスク制御器）１０８を介してディスク制御装置１０６に接続される。

ＳＴｉ＜：８８８０の１造と動作の詳細は７８８８０／８８９０デイスク記憶制御−原理説明（８８８０／８８９０　Ｄｉ、ｓｋ　Ｓｔ、ｏｒａｇｅ　Ｃｏｎｔｒｏｌ　Ｔｈｅｏｒｙ　Ｍａｎｕａｌ）−Ｃｏｐｙｒｉｇｈｔ　１９８６Ｊの裏通をもつＳＴＫ保守マニ□ュアルに説明されている。またＳＴＫ　Ｉ　８３８０の構造と動作の詳細はｒ８３８０／８３８０Ｅディスク駆動サブシステム−原理説明（８３８０／８３８０Ｅ　Ｄｉｓｋ　Ｄｒｉｖｅ　Ｓｕｂｓｙｓｔｅｍ　Ｔｈｅｏｒｙ　Ｍａｎｕａｔ）　−Ｃｏｐｙｒｉｇｈｔ、　１９８６」の表題をもつＳＴＫ保守マニュアルに説明されている。これらの刊行物はＳｔｏｒａｇｅ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｒｐｏｒａ−ｔｉｏｎ　（アドレス：　２２７０５ｏｕｔ、１１８８ｔ、ｈ　Ｓｔ、ｒｅｅｔ、　Ｌｕｏｉｓｖｉｌｌｅ、　Ｃ０８００２８）から入手できる。

ブロック形態で示す各装置の機能およびそれらの相互関係は技術的には公知であり、従ってここでは簡単な説明にとどめることにする。

図１に示すシステムにおいては、論理判断、算術判断を必要とする動作は問題状態においてＣＰＵ１．０１内で行われる。

Ｉ１０１００場合、ＣＰＵ１０１は監視状態になければならない。ＣＰＵｌ０Ｉはプログラムで開始される監視コール命令に応答しであるいは装置で開始される割込みが生じた場合のいずれかにおいて問題状態から監視状態−＼と移行する。

監視状態においては、ＣＰＵは開始Ｉ１０、停止Ｉ１０および停止装置等の多数のＩ１０命令を実行できる。これらの命令のフォーマットとしては動作符号を規定する１バイトのフォーマント、チャネル、ディスク制御装置、装置７ド１／スを規定する追加２ハイドのフォーマットがある。

技術的に公知の態様で、上記チャネル装置１０２は、適当な通用業務プログラムに対してＯ３によってＣＰＵおよび主記憶装置１０３においてセントアップされた一連のチャネル指令語（ＣＣＷ）とチャネル・プログラムに従ってｌ１０ｉ置とディスク制御装置１０６とを直接制御する。上記チャネル装置１０２は、ＣＰＵｌ０Ｉから開始Ｉ１０指令を受けると、ＣＰＵの主記憶装置１０３に特定場所に位置する４ハイド語であるチャネル・アドレス語（ＣＡＷ）を取出す。主記憶装置１０３の中に位置する一連のＣＣＷＯ中の第１ＣＣＷのアドレスを規定するのに３ハイドが使用される。チャネル装置１０２はＣＡＷで指定されたアドレスから第１ｃｃＷを取出す。そのＣＣＷは３バイト長である。そのうち１バイトは特定指令を規定するのに使用される。動作に関連した、主記憶装置１０３のアドレスを規定するのに３ハイドが使用される。また２ハイドを使用して、動作に関連させるべき、主記憶装置内のハイＩ・個数を規定する。チャネル装置１０２は、ＣＣ’Ｗを受取ると、全ての接続されたディスク制御装置へ装置アドレスを送ることによ、って特定の周辺記憶装置を選択する。また選択した装置１０９が利用可能であれば、ＣＣ’Ｗの指令符号がディスク制御装置１０６へ送られ１、二の装置１０６は初期状態バイトをチャネル装置１０２に戻してその装置利用可能を示す。また選択された装置１０９が初期状態バイトにおいて使用中であれば、ＣＰＵへ信号が送られ、その少し後に指令が再び出される。ディスク制御装置１０６はすでに規定したビットを各ＣＣＷにおいて起動することによって単一の開始Ｉ１０命令からの一連のＣＣＷを実行することができる。この機能は指令チェーニングと称する。

ＣＰＵの主記憶装置１０３と駆動装置１０９との間で転送されるデータもチェーニングしてもよい。これによって、データ・ブロックを、それらがＣＰＵの非隣接記憶場所にあれば、転送することができる。チャネル・プログラムの次のＣＣＷは通常は、８つの記憶アドレスのうち、現時点のＣＣＷより高いアドレスから取られるが、サーチ指令では、その探索が成功すればＩＣＣＷだけスキップが行われる。次のＣＣＷの、主記憶装置１０３における記憶場所はチャネル転送指令（ＴＩＣ）によって指定される。次のＣＣＷはＣＰＵ内のいずれかの有効記憶場所において指定することができる。

上記の２つの命令によれば、チャネル・プログラム内で限定的な分岐を行うことができる。数種類のＣＣＷがあり、チャネルから送ることができる。制御指令にはＤＣＵ　１０６と主記憶装置１０３との間のデータ・レコードの転送は含まれない。しかし、特定の動作においては、主記憶装置からＤＣＵへ制御バイトが転送される。

探索指令等の特定制御指令の実行の際には、チャネル装置１０２は書込みモードで動作してヘッド位置情報をＤＣ０１０６へ書込み、その一方では、ＤＣＵ１０６は続出しモー出す。ＤＣ［Ｊ１０６は主記憶装置１０３からのデータを駆動装置１０９からのデータと比較する。探索要求が満たされていれば（例えば、比較結果が、等しい、高い、等）、ＤＣＵ１０６ば状態バイトの状態修飾ビットを、チャネル終了標識ビットおよび装置終了標識ピントとともに戻す。そのビットによってチャネル装置１０２は後続ＣＣＷをチェーン内でスキップさせ、現時点のＣＣＷより高い、記憶場所の１６アドレスから次のＣＣＷを取出す。

レコードを位置付けるために装置ヘッド位置を識別する各探索指令はルコード／回の割合で実行される。別のレコードを探索する場合、その指令の再発行が必要である。これは、ＴＩＣ指令を次のように探索ＣＣＷにチェーニングすることによって行うのが通例である。

５ｅａｒｃｈ　Ｋｅｙ　ＥｑｕａｌＴＩＣ本−８Ｒｅａｄ　Ｄａｔａ。

探索が不成功の場合、探索指令に後続するＴＩＣ指令によって探索が反復される。また探索が成功し、所望のレコードが位置付けされると、状態修飾ビットによってＴＩｃ指令がスキップさせられ、またデータ読出し士旨令の実行が行われる。

読出し指令によって情報がディスク装置１０９がらｃＰＵｌｏｌへ転送される。

また読出し指令は単一トラック・モードまたは多重トラック・モードのいずれがで機能してもよい。

いずれの読出し指令でも、読出すべきレコードに添加された誤り訂正符号バイトの照合が行われて転送の際に各レコード領域の妥当性が判定される。訂正ハイドの検査がすでに行われており、データ妥当性が確定されると、ディスク制御装置１０６がチャネル１０２へ、チャネル終了信号と装置終了信号とを示す終了状態ハイドを送る。

図１に示すシステムで使用する書込み指令は２種類ある。

すなわち、フォーマット・ライトとアップデート・ライトである。フォーマット・ライト指令によれば、駆動装置１０９におけるトラックとレコードとが初期化されかつ書込みされ、各レコード内の領域の長さが確定される。誤り訂正符号ハイドが計算され、かつ各レコード領域の後に書込まれる。

フォーマット・ライト指令は下記の通りである。

Ｗｒｉｔｅ　Ｈｏｍｅ　ＡｄｄｒｅｓｓＷｒｉｔｅ　Ｒｅｃｏｒｄ　Ｏ（ＲＯ）Ｗｒｉｔｅ　Ｃｏｕｎｔ、　Ｋｅｙ、　ＤａｔａＷｒｉｔｅ　５ｐｅｃｉａｌ　Ｃｏｕｎｔ、　Ｋｅｙ、　ＤａｔａＥｒａｓｅ。

またアンプデ・−ト・ライト指令は、既存のレコードを更新するのに使用され、すでにフォーマット化されたトラックで機能しなければならない。

アップデート・ライト指令は下記の通りである。

Ｗｒｉｔｅ　Ｋｅｙ、　ＤａｔａＷｒｉｔｅ　Ｄａｔａ。

図１のシステムではＤＡＳＤサブシステムの状態を識別し、起こったいずれか特定の誤りまたは通常ならざる状態を識別するためにＩ１０センス指令やＩ１０テスト指令を使用する。

上記Ｉ１０テスト指令は、状態情報が必要な時にチャネル装置１０２が自動的に発生させられる、あるいはＩ１０テスト命令の結果である。いずれの場合にも、このＩ１０テスト指令はオールゼロの指令バイトとしてディスク制御装置１１０６に表れ、即時命令として処理される。またｒ１０テスト指令はディスク制御装置１０６に対してチャネル装置１０２へ全ての顕著な状態の情報を送ることを要求し、通常はオールゼロの状態バイトを示す。図１に示すシステムと関連して使用する各種ＣＣＷの説明は、５ＴＫ８３８０デイスク駆動サブシステムの製品説明書ＥＤ−０６５に示されている。

図１には、ディスク制御器１０８とディスク駆動装置１０９は個別装置として示す。実際にはこれらの装置は通常、１つの装置にパッケージされている。チャネル指令は１組の基本指令／修飾タグ／バス指令に変換され、ディスク制御器１０８へ送られ、その制御器が特定駆動装置にそれら指令の実行を指示する。指令がその特定駆動装置によって実行されると、ディスク制御器１０８はディスク制御装置１０６へ正常終了（指令完全）信号を戻す。指令が適正に実行されないと、ディスク制御器１０日はディスク制御装置１０６へ照合終了／誤り警報（指令不完全）信号を戻す。またデータ転送が進行中であれば、駆動装置１０９において発生させられ、ディスク制御器１０６を通じてＤＣＵ１０６へ送られた読出し／書込みクロックにもとづいて、データがインタフェースを経てＤＣＵ　１０６に対して、また駆動装置１０９に対して、送受される。

ディスク装置１０９の各トラックはシリンダ番号（ＣＣ）およびヘッド番号（ＨＨ）によって、またトラックの記録はレコード番号（Ｒｎ）によって、それぞれ規定される。各レコードがシステムに入力されると、レコードのデータを駆動装置１０９に記憶する場所をトラック・アドレス（Ｃ（１：１（ＨＲ）で識別するディレクトリが確定される。更に、バイト数で示すレコード長がシステムに駆動装置１０９のデータとともに記録される。この情報は記憶システムとＣＰＵｌ０Ｉとの間のデータ転送を制御するＣＣＷチェーンを構成するのに適用業務プログラムによって使用される。なお、各駆動装置のトラック・フォーマットは公知のＩＢＭのプラグコンパチブルのカウンターキイーデータ（ＣＫＤ）フォーマントであり、これは産業用ディスク駆動装置に対する通常のデータ・フォーマットである。ディスク駆動装置１０９とＣＰ［）１０１との間でデータを転送する機能を以上に簡単に述べたが、これは今日の当該技術分野では周知のこととなっている。特定のハードウェアやその動作についての詳細説明は前記引用の刊行物や一般に入手可能なＩ　Ｂ　Ｍのプラグコンパチブルに関する刊行物に示されている。

”２に　゛　る−日図２は本発明のデータ記憶システムを示しており、このシステムは図１に示す大容量のベンダー特有記憶装置（仮想装置）１０９の物理、動作特性をエミュｌ／ −卜するために複数の物理ディスク装置２０９を使用している。図２のシステムは複数の、各種産業用小容量ディスク装置２１１．２１２（物理装置）を使用する。また図２のシステムの構成要素はＣＰＵＩ　０１、チャネル装２１０２、主記憶装置１０３、インタフェース線路１０４、ディスク制御装置１０６、インタフェース線路１０７である。構成要素１０１〜１０７は図１に示す、比較できるように番号を付した構成要素と同一である。図２のシステムは更に、複数の論理ディスク装置２０９−〇〜２０９−ｎを構成要素として含む。論理ディスク装置２０９は各々、論理ディスク制御器を、例えば論理ディスク装置２０９−０に対して制御器２１０−０というように含み、また更に、複数の物理ディスク装置を構成要素として含み、例えば論理ディスク装置２０９−０に対する物理ディスク装置２１１−０〜２１１−Ｎおよび２１１−Ｐというようになっている。

各論理ディスク装置、例えば、２０９−０はその個別の物理ディスクを回転同期かつタンデムで駆動して装置２０９がＤＣＵ１０６からチャネル線路１０７経出で受けた仮想トラックのバイトを物理ディスク装置２１１へ並列データ転送として転送する。並列データ転送を、論理ディスク装置２０９の同期した物理ディスク装置２１１を横断した、チャネル線路１０７経由での仮想トラックのバイトの同時データ転送として規定してもよい。換言すれば、仮想トラックを含む個別バイトは論理ディスク装置２０９のＮ個の物理ディスク装置２１１．２１２へ送られるあるいはそれらから読み出される。

仮想トラックのパリティは物理ディスク装置２１１−Ｐに対して送受される。

２１茎ＥＪＬＴ−む１哩図３は図２に示す論理ディスク装置、例えば論理ディスク装置２０！９−００詳細について示している。図３の論理ディスク装置はその構成要素としてマイクロプロセッサ３０１、ディスク制御装置インタフェース（ＤＣｌＪＩ）３０２、論理セクタ・ジェネレータ３０３、複数の装置インタフェース（ＤＥＶＩ）３０４ −０〜３０４−Ｎおよび：１ｏ４−ｐを、これらと対応する個数の物理ディスク装！２１１．−０〜２１ｉＮおよび２１１−Ｐとともに含んでいる。マイクロプロセンサ３０１は工業規格に準じた装置で、例えば、ＡＭＤ２９０００である。

ＤＣＵＩ３０２は従来のディスク制御装置制御用インタフェースであって、ディスク装置２１１によって受信、発生されるクロック発生制御信号にもとづいてディスク制御装置１０６（図２）に対するデータ送受の要求に応じてマイクロプロセンサ３０１からの読出し／書込み信号を受けるものである。ＤＣＵＴ３０２はまた論理セクタ・ジェネレータから受信したクロ・ツク発生制御信号にもとづいて論理セクタ・ジェネレータ３０３に対してデータの転送を行う。またＤＣＵＩ３０２はマイクロブロセ・ノサ３０１へ状態情報を与えるものである。

各ＤＥＶＩ（装置インタフェース）３０４は従来の工業規格に準じたインタフェースであり、工業規格に準じた５−１哩４インチ・ディスク駆動装置あるいは工業規格品である８インチ・ディスク駆動装置に接続する。各ＤＥＶ　Ｉ　３０４はマイクロプロセッサ３０１から選択、位置決め、スピンドル同期、オリエンテーション、読出し／書込み方向を制御する信号を受けて、ディスク装置２１工から受けたクロック発生制御信号にもとづいて工業規格品であるディスク駆動装置２１１に対してデータを送受する非続出し／書込み論理および読出し／書込み論理を両方含んでいる。また各ＤＥＶ　ｌ３０４は論理セクタ・ジェネレータ３０３に対してデータを送受し、またマイクロプロセッサ３０１へ状態情報を与える。

同期線路３０７は物理ディスク装置！’　２１１をすべて相互に接続し、また各ディスク装置２１１の内部回路によってスピンドル同期を行い物理装置のトラック・インデックス領域を論理セクタ・ジェネレータ３０３内のバッファの許容差以内に保つものである。上記スピンドル同期回路は各工業規格品たる物理装置２１１に対して内部であり、各装置の固有部分であるので１、二重ではこの回路についての更なる詳細説明を行わない。

ＤＣＵ　Ｉ　３０２はＩＢＭ刊行物７３８３０記憶装置制御器Ｍｏｄｅｌ　２　（３８３９Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌ　Ｍｏｄｅｌ、２）Ｊ　Ｃ１９７３に示すＤＣＵ　１でよい。ＤＥＶ　ｉ　３０４は１９８８年に刊行された「ナショナルセミコンダクター　ハンドブック（ＮａｔｉｏｎａｌＳｅｎ＋１ｃｏｎｄｕｃｔｏｒ　Ｈａｎｄｂｏｏｋ）　」のベージ９−９５に示すＮａｔｉ、ｏｎａｌＳｅｌｌｉｃｏｎｄｕｃｔｏｒの駆動装ｆ７４Ｌｓ３Ｂと、受信器７４ＬＳ２４０と、ディスク・データ制御器用データ・チップＤＰ８４６６とを使用した高性能小型ディスク・インタフェース（ＥＳＤＩ）でよい。また物理ディスク装置２１１はＭａｘｔ、ｏｒＰ−１２装置でよい。

図３の論理装置はチャネル線路１０７経由でＣＰＵｌ０Ｉに起源する仮想トラック情報を受ける。その仮想トランク情報はＤＣＵ　Ｉ　３０２によって受けられ、論理セクタ・ジェネレータ３０３へ送られ、その論理セクタ・ジェネレータ３０３によって複数の装置インタフェース３０４へ分配されて物理ディスク装置２１１に記憶される。ここで説明の便宜上、２つの装置インタフェース３０４．２つの組み合わさった物理ディスク装置２１１、およびパリティ用インタフェース３０４とディスク装置が設けられているとする。この場合、ＤＣＵ　Ｉ　３０２から論理セクタ・ジェネレータ３０３が受けた仮想トラックの交互配置されたバイトが２つの物理ディスク装置２１１へ１バイトずつ交互に分配され、物理ディスク装置２１１のうち第１物理ディスク装置２１１−０が偶数番のバイトを記憶し、その一方で第２物理ディスク装置２１１−Ｎが奇数番のバイトを記憶する。

ディスク装置２１１の対に各対のバイトが記憶されると、詳細に後述する手段によって、バイト対のパリティが発生させられかつ物理ディスク装置２１１−Ｐに記憶される。

図３のシステムはディスク２１１続出し動作にも使用されて、ディスク装置２１１−０と２１１−Ｎとの対に記憶されたバイトを読出しかつそれらバイトを再結合して、仮想トラックを含む情報に変換し、チャネル線路１０７経由でＣＰＵ１０１へ戻す。この場合、バイトは物理ディスク２１１から読出され、一時的に論理セクタ・ジェネレータ３０３内に記憶され、線路３０８経由でＤＣＵ　Ｉ　３０２へ送られ、そのＤＣＵ　Ｉ　３０２が仮想トラック情報を線路１０７へ出してＣＰＵＩ　Ｏ１へ送る。

線路３１３はマイクロプロセッサ３０１とＤＣｔＪ　Ｉ　３０２との間で情報交換を行う。線路３１１によって、マイクロプロセッサ３０１は装置インタフェース３０４と情報交換を行うことができる。また線路３０９により、論理セクタ・ジェネレータは論理セクタ・ジェネレータ３０３と装置インタフェース３０４との間で、仮想トラックを示すバイトを交換することができる。線路３０８によって、論理セクタ・ジェネレータ３０３はＤＣＵ　Ｉ　３０２と情報交換を行うことができる。

４に　した棒　セクタ・ジエネレ−の−図４〜図７は、図８に示す構成において、論理セクタ・ジェネレータ３０３と、このジェネレータが通信対象とする図３に示す構成要素の更なる詳細を示す。論理セクタ・ジェネレータ３０３は図４〜図７においては、論理セクタ・バッファ制御論理４０１、複数の入力ゲート４０２、複数の入力バッファ４０３、排他的ＯＲゲート４０４、複数のＡＮＤゲート４０６、論理セクタ・バッファ４０７から構成されるものとして示されている。

更に詳細に示せば、上記構成要素４０３〜４０６は論理セクタ・ジェネレータの入力側にあり、それらは、インタフェース３０４経出で物理ディスク装Ｗ２１１から読出されてＤＣＵ　Ｉ　３０２へ送られる情報を受ける。インタフェース３０４経由で物理ディスク装置２１１がら続出した情報は構成要素４０２〜４０６によって処理され、後述のように論理セクタ・バッファ４０７へ送られる。このバッファは論理セクタの読出したバイトを記憶するに十分な容量を存するものである。それらの読出したバイトは仮想トラックの複数バイトを含む。また論理セクタ・バッファ４０７−・人力した、読出した仮想トラック情報はその後で、読出され、ＭＰＸ２経由で線路４２９上のＤＣＵ　Ｉ　３０２へ送られる。

また論理セクタ・バッファ４０７は線路４２８、ＭＰＸＩを通じてＤＣＵ　Ｉ　３０２からの仮想セクタ情報を受ける。この情報は論理セクタ・バッファ４０７に一時的に記憶される。

その情報は次に論理セクタ・バッファ４０７から読出されてＭＰＸ２および複数のＡＮＤゲート４１３経由でＤＥＶ　Ｉ装置３０４へ送られ、物理ディスク装置２１１へ記憶される。

また論理セクタ・バッファ４０７は、論理セクタ・バッファ制御論理４０１によって作成され、アドレス・レジスタ４２１．４２２経由で論理セクタ・バッファ４０７へ送られる制御信号によってその動作を制御される。ＤＣＵ　Ｉ　３０２も論理セクタ・バッファ制御論理４０１の入力へ制御信号を送る。その入力制御信号はマイクロプロセッサ３０１によって論理セクタ・バッファ制御論理４０１へも送られる。制御信号は論理セクタ・バッファ制御論理４０１によって入力ＡＮＤゲート４０２、入力バッファ４０３、ＡＮＤゲート４０６および出力ＡＮＤゲート４１３へ送られる。

以下、図４〜図７に示す各種線路および線路群の各々の特定機能について説明する。但し、この説明は物理装置２１１の読出しおよび書込み動作を示すシーケンスでは行わない。

上記入力ＡＮＤゲート４０２には番号４０２−０〜４０２−Ｎおよび４０２−Ｐが付されている。これらに入力ＡＮＤゲートは各々、物理ディスク装置２１１− ０〜２１１−Ｎおよび２１１−Ｐの１つと機能的に対応している。読出し動作では、ディスク装置２１１から読出したバイトは入力ＡＮＤゲー１−４０２へ送られる。この入力ＡＮＤゲート（実際に８つのゲートを含む）は各々３つの入力、すなわち、下位イネーブル入力、中位クロック入力、上位８バイト・データ入力を有する。特定の入力ＡＮＤゲート４０２はその下位イネーブル線路が活化するとイネーブル化されるが、これと同時にクロンク信号がその対応ディスク装置２１１によってその中位入力へ与えられる。この時、その上位入力のデータ・バイトを示す８ビツトが、イネーブル化されたＡＮＤゲートに対応するバッファ４０３の出力へＡＮＤゲートの出力を経て延びた、イネーブル化されたＡＮＤゲートを通じて送られる。

線路ＲＤ−ＥＮ−０〜ＲＤ−ＥＮ−Ｎ、ＲＤ−ＥＮ−Ｐは入力ＡＮＤゲート４０２の下位入力に接続され、物理ディスク装置２１１からの読出しが必要であればイネーブル化される。また入力ＡＮＤゲート４０２の中位入力に接続した線路ＲＣＬＫ−０〜ＲＣＬＫ−Ｎ、ＲＣＬＫ−Ｐはディスク装置２１１からデータ・バイトを読出す時に対応の物理ディスク装置２１１によってイネーブル化される。

ｇＩｔＩＲＤＡＴＡ−０〜ＲＤＡＴＡ−Ｎ、ＲＤＡＴＡ−Ｐは、対応の線路ＲＣＬＫ。

ＲＤ−ＥＮが両方ともイネーブル化されると、入力ＡＮＤゲ−ト４０２の上位入力に接続され、データ・バイトを有する物理ディスク装置２１１によってデータ・バイＩ・をロードされる。構成要素４０３は２バイトのバッファである。線路ＲＤ−ＣＹＣＬＥ４４１とＥＮＡＢＬＥ　（イネーブル）線路４４６が論理セクタ・バッファ制御論理４０１によってイネーブル化され、また線路ＲＤ−ＣＬＫが対応の物理ディスク装置Ｆ２１１によってイネーブル化されると、対応の物理装置からそのＡＮＤゲート４０２に至る線路ＲＤＡＴＡ上のデータ・バイトは線路４１４経由でバッファ４０３の入力側ヘロードされる。線路Ｗ　ＲＴ　−ＣＹ　ＣＬ　Ｅが論理セクタ・バッファ制御論理４０１によってイネーブル化されると、バッファ４０３の入力側のデータ・バイトはバッファ４３の出力側ヘコビーされる。この動作は、物理装置２１１のスピンドル同期にスキューが無いことを前提としている。しかし、スピンドル同期にスキューがあれば、バッファの深さはそのスキニーのサイズに整合するように増大される。

バッファ４０３の出力はＡ、ＮＤゲー１−４０６と線路４１９およびＭＰＸＩとを経由して論理セクタ・ジェネレータ４０７に入力される。各ＡＮＤゲート４０６はその下位イネーブル入力が論理セクタ・バッファ制御論理４０１からの線路４１７上の信号によって活化される。各Ａ、　Ｎ　Ｄゲート４０６の上位入力はその対応バッファ４０３からデータ・ハイドを受ける。Ａ、　Ｎ　Ｄゲート４０６の下位イネーブル入力が活化されると、その上位人力４１６のデータ・ハイドはすべてのゲート４０６に共通な出力線路４１９およびＭＰＸＩを経て論理セクタ・バ、ンファ・ジェネレータ４０７に入力される。ＡＮＤゲート４０６−０はそのデータバイトを直接バッファ４０３−０の出力から受ける。またＡＮＤゲー１−４０６〜Ｎはその入力データ・バイトをバッファ４０３−Ｎの出力から直接受ける。ＡＮＤゲート４０６−Ｐは他の２つのデータ・ハイドのパリティを示すその入力データ・バイトを排他的ＯＲゲート４０４から受ける。その排他的ＯＲゲート４０４は線路４１６−０．４１６−Ｎおよび、バッファ４０３−Ｐに記憶されたテ゛−タ・ハイドを受ける線路４１７まで延びた入力を有する。

ＡＮＤゲート４６は論理セクタ・バッファ制御論理４０１からのイネーブル線路４１７によって順次活化されるので、論理セクタ・バッファ入力線路４１９が物理ディスク２１１からハイドを１つずつ順次受け、バッファ４０７が一回に１バイト値の情報だけを受け、また１バイト以上を示す信号が線路４１９までＡＮＤゲート４０２、バッファ４０３、ＡＮＤゲート４０６を通じて同時には延びて互いに矛盾することがない。排他的ＯＲゲート４０７からなるパリティ回路はディスク読出し動作でのパリティ再構成において使用されて、故障した物理装置２１１に対するデータ・バイトを再生する。

またＲＥＳＥＴ　（リセット）線路４４７は論理セクタ・バッファ制御論理４０１によってイネーブル化されてパリティ・バッファ４０３−Ｐの出力側をゼロにリセットする。バッファ４０７はまたＤＣＵ　Ｉ　３０２、線路４２８およびＭ ’Ｐ　Ｘ　１の上位入力を経由してチャネル装置１０７からデータ・バイトを受けるゆ論理セクタ・バッファ４０７はＮノ＼イトのバッファであり、図４〜図７に示す論理セクタ・バ・ンファ３０３へ装置２１１によって入力されるのを受けかつ記憶するのに使用される。

これらの論理セクタ・バッファ４０７は論理ディスク装置２１１のより高い速度をチ・ヤネル線路１０７に整合させる９ここで、データ・チャネル１０７の速度が３メガノＮイＦ’／Ｓｅｃからｉｔ／２メガハイｈ／ｓｅｃのデータ送信速度に対処できる程度であると仮定する。また物理装置２目のデータ交換速度が１− １／２メガバイト／ｓｅｃであるとする。またパリティを除き、２つの物理装置２１１を仮想トラ・ツク情報を記憶するのに使用すると仮定する。２つの物理装置２１１はそれらを合わせるとデータ送信速度が３メガバイト／ｓｅｃとなる。

またそれらの物理装置２１１が装置読出し動作でも装置書込み動作でも協働するので、それら２つを合わせれば、それらに送られるデータをチャネル１０７経由で３メガノ＼イト／ｓｅｃの速度で受けることができる、あるいは３メガハイド／ｓｅｃの速度でデータを読出し、それをチャネル１０７へ送ることができる。

同様に、そうした装置を３つ用いれば、完全に４−１／２メガハイ）／ｓｅｃの速度でチャネル１０７経由でデータを送信することができる。

論理セクタ・バッファ４０７の長さは（１）各論理ディスク装置２０９において使用する物理装置２１１０個数、（２）個別の物理ディスク装置２１１の転送速度に依存する。ノ＼・ノファ３０７は論理セクタ全体を記憶できるものでなければならない。ＷＲＴ−ＣＹＣＬＥ線路４１６が論理セクタ・バッファ制御論理４０１によって活化されると、データ・バイトがバッファ４０３から対応のＡ、　Ｎ　Ｄゲート４０６経由で線路４１９、ＭＰＸｌへ転送され、ＩＰＴ−ＡＤＲレジスタ４２１によってアドレス指定されたバッファ位置の論理セクタ・バッファ４０７に送り込まれる。換言すれば、論理セクタ・バッファ４０７は各種バッファ４０３に記憶されたバイトを順次受け、そしてそれらのバイトを一時的に記憶する。

このシーケンスはＡＮＤゲート４０６を活化するシーケンスによって制御する。

バッファ４０３に記憶されたハイＩ・は続出されて、ＡＮＤゲート４０６へ与えられる。またそれらのハイドはＡＮＤゲート４０６を通過して、線路４１９上の論理セクタ・バッファ４０７へＭＰＸＩ経由で順次人力される。

入力線路４１９へ与えられた各バイトは入力アドレス・レジスタ４２１によって指定された、バッファ４０７の区間へ入力され、そのレジスタ４２１はその出力を線路４０８経由で論理セクタ・バッファ４０７＾、与える。

バッファ４０７の下部まで延びたＲ　Ｄ　−ＣＹ　ＣＬ　Ｅ線路４３８が論理セクタ・バッファ制御論理４０１によって活化されると、そのバッファ４０７に記憶されているバイトが読出される。論理セクタ・バッファ４０７は出力アドレス・レジスタ４２２から線路４０９経由でバッファ４０７へ入力されたアドレス情報の制御下で１ハイＩ・ずつ続出しされる。バッファ４０７から読出されたバイトは線路４２９経出でＤ　ＣｔＪ　Ｉ　３２０へ、あるいはＡ、　Ｎ　Ｄゲート４１３へのいずれかヘマルチブレクサＭＰＸ２経由で人力される。バイトはゲート４１３に入力されたゲート信号およびイネーブル信号の制？１下でそれらのゲート４１３へ到る。

ＩＰＴ−ＡＤＲレジスタ４２１はｎバイトのレジスタであり、バッファ４０７がデータを受ける動作の場合に論理セクタ・バッファ４０７をアドレス指定するのに使用される。受けたデータは上記レジスタ４２１で指定したアドレスのバッファ４０７に記憶される。ｒＮｃＲ線路４２３が論理セクタ。

バッファ制御論理４２３によってイネーブル化されると、Ｉ　ＰＴ−ＡＤＲレジスタ４２１が増分される。サイズｎは論理セクタ・バッファの深さで決められる。

０ＰＴ−ＡＤＲレジスタ４２２はｎバイトのレジスタであって、マイクロプロセッサ３０１が、バッファ４０７からデータを読出す動作でアクセスする論理セクタ・バッファに初期アドレスをロードするのに用いられる。この出力レジスタ４２２はマイクロプロセッサ３０１によって、装置書込み動作で論理セクタ・バッファ４０１をアドレス指定するのに用いられる。線路ｌＮＣＲ４２４が論理セクタ・バッファ制御論理４０１によってイネーブル化されると、０ＰＴ−ＡＤＲレジスタ４２２は増分される。サイズｎは論理セクタ・バッファ４０７の深さで決められる。

線路０ＰＴ−ＡＤＤ４２３はマイクロプロセッサ３０１によって、バッファ４０７からバイトを読出す場合にアドレス指定される論理セクタ・バッファ４０７の初期アドレスをレジスタ４０７にロードするのに使用される。

図４〜図７に示す論理セクタ・ジェネレータの出力側の排他的ＯＲゲート４１１とバッファ４１２とからなるパリティ回路は書込み動作において使用されて、物理装置２１１−Ｐへ書込まれるパリティを発生させる。リセット（Ｒ３）線路４２６は論理セクタ・バッファ制御論理によってイネーブル化されてパリティ・バッファ４１２をゼロにリセットする。

出力ＡＮＤゲート４１３まで延びたＭＰ−ＷＲＴ−ＥＮ線路４３６は、物理装置２１１への書込みが行われるとマイクロプロセッサ３０１によってイネーブル化される。これによって出力ＡＮＤゲート４１３が準備完了となる。またこの信号によってＭＰＸ２がその入力をその出力線路４２７に接続する。線路４４８．ＷＲＴ−ＣＬＫ−０〜ＷＲＴ−ＣＬＫ−Ｎ、ＷＲＴ−ＣＬＫ−Ｐは、装置２１１が対応の線路ＷＲＴ−ＤＡＴＡ、４２９のデータ・バイトを受ける準備ができると対応の物理装置２１１によってイネーブル化される。線路４４９、ＷＲＴ−ＤＡＴＡ−０〜ＷＲＴ−ＤＡＴＡ−Ｎ。

ＷＲＴ−ＤＡＴＡ−Ｐは、対応のＷＲＴ−ＣＬＫ線路４４８がイネーブル化されると、物理装置２１１へ書込みすべきデータ・バイトを受ける。

部分的に要約すれば、論理セクタ・バッファ４０７は決まった時点で論理セクタ相当の情報を受ける。この情報は線路４１９上のＤＣＵ　Ｉ　３０２からＭＰＸＩ経由で、あるいは線路４１９およびＭＰＸＩ経由で物理装置から受けてもよい。

論理セクタ・バッファ４０７に記憶されているバイトはＭＰＸ２経出で続出され、線路４２９上のＤＣＵＩ３０１に入力できる、あるいは出力ＡＮＤゲート４１３へ入力できる。

このＡＮＤゲート４１３は、対応の物理装置２１１からクロック信号を受けるクロック入力も有する。更にそのＡＮＤゲート４１３はマイクロプロセッサ３０１からイネーブル信号を受けるイネーブル入力も有する。またＡＮＤゲート４１３は論理セクタ・バッファ制御論理４０１からの線路ＷＥＮ−０〜ＷＥＮ−Ｎ、ＷＥＮ−Ｐ上のイネーブル信号を受ける入力も有する。これら各種イネーブル信号およびクロ、ツク信号によってＭＰＸ２から各ＡＮＤゲート４１３への線路４２７上の各バイトが、イネーブル化されたＡＮＤゲート４１３のうちの１つのみを通じて対応の物理袋Ｎ２１１へ確実に入力することができる。換言すれば、線路４２７上の各データ・バイトは特定の物理装置２１１に対するものである。図４〜図７に示す回路により、データ・バイトが線路４２７上に発生した時にイネーブル信号およびクロ・ツク信号によって必要な１つのＡＮＤゲート４１３だけを活化することによって線路４２７上の各データ・バイトを適正物理装置に入力することができる。論理セクタ・バ・ノファ制御論理４０１からのイネーブル信号はＡＮＤゲート４１３を正しく順序付けして線路４２７上の各バイトを適正物理装置２１１へその対応ＤＥＶ　Ｉ　３０４経由で送るものである。

線路ＭＰ−ＷＲＴ−ＥＮ４３６は、データがバッファ４０６からＤＣＵ１０６へ転送されている時にマイクロプロセッサ３０１によってイネーブル化される。ＭＰＳ２の上位出力がこの時活化されて、バッファ４０７から読出されたデータがＤＣＵ　Ｉ　３０６上のＤＣＵ１０６へ線路４２９経由で入力される。また線路ＤＣＵ　Ｉ−ＲＤ−ＥＮ４３１はデータをＤＣＵからバッファ４０７へ転送する時にマイクロプロセッサ３０１によってイネーブル化される。これによってＭＰＸＩの上位入力が活化されるので、ＤＣＵ１０６から読出されたデータをＤＣＵ　ｒ　３０２経由でバッファ４０７へ入力することができる。論理セクタ・バッファ制御論理４０１の底部まで延びた線路ＲＥＣ−Ｒ，Ｄ−ＥＮ４４３は、パリティ・エラ一時にＤＣＵ回復読出しがイネーブル化されるとマイクロプロセッサによってイネーブル化される。ＭＰＸＩの下位入力がこの時活化する。要素４０１（論理セクタ・バッファ（制御論理）まで延びた線路ＤＣＵ　Ｉ−ＲＤ−ＣＬＫ４４２は論理セクタ・バッファ４０７からバイトが読出されるとＤＣｔＪＩ３０２によってイネーブル化される。また線路ＤＣＵ　Ｉ−ＷＲＴ−ＣＬＫ４５０は、ＤＣＵ　Ｉ　３０２から論理セクタ・バッファ４０７とデータ・バイトが書込まれるとＤＣＵ　Ｉ　３０２によってイネーブル化される。ＭＰＸ２から延びた線路ＤＣＵ　Ｉ−ＲＤ−ＤＡＴＡ４２９は、線路ＤＣＵＩ−ＲＤ−ＣＬＫ４４２がイネーブル化されるとバッファ４０７からＤＣＵ　Ｉ　３０２へ読出されるデータ・バイトを含む。またＭＰＸＩの上位入力まで延びた線路ＤＣＵＩ−ＷＲＴ−ＤＡＴＡ４２　Ｂは、線路ＤＣＵＩ−ＷＲＴ−ＣＬＫ４５０がイネーブル化されるとバッファ４０７へ書込まれる・データ・バイトを含む。線５ＹＳ−ＣＬＫ４３９はマイクロプロセッサ３０１によってイネーブル化されて、特に、動作しない装置２１１からのＣＬＫバイトを挿入しなければならない時に、論理セクタ・バッファ制御論理４０１の論理動作を制御するものである。パリティ再構成の際に、線路Ｓ　Ｙ　Ｓ　−Ｃ１，、、Ｋ４３９を使用して、再生されたデータ・バイトをバッファ４０３−Ｐから論理セクタ・バッファ４０７ヘゲートする。

論理セクタ・バッファ制御論理４０１は論理セクタ・ジ工ル−タ３０３の通常読出し、回復読出し、通常書込みの動作を順序付けるものである。またこの論理セクタ・バッファ制御論理４０１は論理セクタ・バッファ４０７の読出しサイクルおよび書込みサイクルを制御し、また論理ディスク装置を通じてバッファ４０７の動作をデータ転送と同期化する。

ＤＣＩＪ　Ｉ　３０２経由でＤＣＵｉ０６からレコードを論理セクタ・バッファ４０７へ転送した後、バッファ４０７の読出しが行われ、パリティ発生要素４１１，４１２によってバリテ２ｆ・バイトが自動的に発生させられる。このパリティ・バイトはＡＮＤゲー１−４１３−Ｐ経由で物理装置２１１−Ｐへ転送される。物理装置２１１とインタフェース３０４は図３の左側に、また図６の右側に示して、図の複雑化を避けている。

同様にＤＣＵＮ３０２は図４、図５に示しである。

マイクロプロセンサ３０１によって発生させられまた図４〜図７に示す各種回路要素に入力された制御信号を別々の線路上に示す。なお図示してないが、マイクロプロセッサ３０１のデコーダは各信号をその所要線路へ与えるものである。所望であれば、明らかに、共通バス群を使用してマイクロプロセッサ３０１を、その制御対象の回路と＋！続して、制御信号をバスで送り、そのマイクロプロセッサによって制御される各回路においてそれら信号を受信し、デコードすることができる。

線路３１１はマイクロプロセッサ３１１をインタフェースと接続して、これらの要素が、インタフェース３０４と物理装置２１１の動作に必要な信号を交換することができる。

′　２１１の“　し　につｙニーＱ１１匹以下に、物理ディスク装置２１１に記憶されたデ・−タ・バイトを読出して、図４〜図７に示す回路に入力する方法について説明する。

マイクロプロセッサ３０１はＡＮＤゲート４０２の下位人・力まで延びた線路（４３２）ＲＤ−ＥＮ−０〜ＥＤ−ＥＮ−Ｐをイネーブル化する。そのＡＮＤゲート４ｏ２は物理装置２１１の各々を読出し動作に参加させてデータをバッファ４０７へ入力することができる。マイクロプロセッサ３０１はバ・ンファ４０７の開始装置インタフェース・アドレスへ線路４１８経由でＩ　ＰＴ−ＡＤＲレジスタ４１２をセットする。

またマイクロプロセッサ３０１によれば、バッファ４０７の開始ＤＣＵ　１０６インタフエース・アドレスへ線路４３３経由で０ＰＴ−ＡＤＲレジスタ４２２がセットされる。また更にこのマイクロプロセッサ３０１は論理セクタ・バッファ制御論理４０１への線路ＲＤ−ＥＮ４３１をイネーブル化するものであり、その論理セクタ・バッファ制御論理４０１はＤＣＵ　１０６の読出し動作をバッファ４０７の読出し時に実行すべきであることを示す。この信号はまたＯＲゲート４５１経由でＭＰＸＩの下位入力を活化する。物理装置２１１からの各データ・バイトがデータ線路４３４に、そのＲＣＬＫ４１１路で示すように現れると、論理セクタ・バッファ制御論理４０１により各受信ハイドが対応のＡＮＤゲート４０２を通過させられ、またバッファ４０３の入力側の読出しサイクル線路４３７をイネーブル化することによって入力バッファ４０３に人力する。換言すれば、物理装置２１１を読出しすべき場合、マイクロプロセッサ３０１は先ず、論理セクタ・バッファ制御論理４０１まで延びた線路４３１をイネーブル化する。これによって線路３１１上の信号が、論理装置２１１にそれらの記憶データを読出すことを指示するインタフェース３０４へ入力される。線路４３０上の信号は論理セクタ・バッファ制御論理４０１に対して、物理装置２１１の読出し動作が行われることを示す。またマイクロプロセッサ３０１はＡ、　Ｎ　Ｄゲート４０２イネーブル線路４３２をイネーブル化して、物理装置２１１によって入力データ線路４３４へ人力されたデータ・バイトをＡＮＤゲート４０２および線路４１４を通じて入カバソファ４０３へ送る。これと同時にＲＤ−ＣＹＣＬＥ線路４４１は論理セクタ・バッファ制ｊＢ論理４０１によってイネーブル化されてバッファ４０３が対応のＡ、ＮＤアゲ−−４０２を通じてパイ１〜受けることを可能にする。

するとマイクロプロセッサ３０１が線路３１１経由で論理装置２１１ヘシーク指令、読出し指令を発する。この時、論理セクタ・バッファ制御論理４０１は読出しクロック線路上の信号を待って、ＡＮＤゲー）４０２まで延びたデータ線路４３４にデータが現れる時期を示すゆ論理セクタ・バッファ論理４０１はバッファ４０３まで延びたＷＲＩＴＥ−ＣＹＣＬＥ線路４１６をイネーブル化して、線路４１４上のバッファの受けたデータ・バイトを各バッファ４０３の入力側から各バッファ４０３の出力側ヘコビーする。また論理セクタ・バッファ制御論理４０１線路４１７を順次イネーブル化し、ＡＮＤゲー）４０６にバッファ４０３からのデータ・ハイドを通過させ、レジスタ４２１からのアドレス信号の制御下で要求されたシーケンスで論理セクタ・バッファ４０７ヘロードする。論理セクタ・バッファ制御論理４０１は、様々なＡ　Ｎ　Ｄゲート４０Ｇをイネーブル化するシーケンスを、制御する。各バイトを論理セクタ・バッファ４０７にロードすると、Ｔ　ＰＴ−ＡＤＲレジスタ４２１が線路４２３上の論理セクタ・バッファ制御論理４０１によって増分される。各データ・バイトはその後、線路ＤＣＵ　Ｉ　−ＲＤヘーＣＬ　Ｋ　４４２をＤＣＵ　Ｉ　３０２によってトグルする時にＯＰ　Ｔ　−Ａ　Ｄ　Ｒ＋／ジスタ４２２によって指定されたバッファ・アドレスにおいて論理セクタ・バッファ４０７によって読出される。各バイトが論理セクタ・バッファ４０１から読出されると、０ＰＴ−ＡＤＲレジスタ４２２が線路４２４および論理セクタ・バッファ制御論理４０１によって増分される。バッファ４０７から続出されたバイトはＩ）ＣＵＩ　３０２まで延びた線路へＭＰＸ２の上位出力経由で入力されてＤＣＵ１０６へ送られる。

以下に、物理装置２１１が故障した時に行われるＬＤＵ回復続出し動作について説明する。物理装置２１１の回復読出しは前記の読出し動作と同様であるが、ＡＮＤゲート４０１−Ｐへの線路ＲＤＥＮ−Ｐを、故障した物理装置２１１に対する対応のイネーブル化の代わりにマイクロプロセッサ３０１によってイネーブル化する点が異なっている。線路ＲＥＣ−ＲＤ−ＥＮ４４３はマイクロプロセッサ３０１によってイネーブル化されて回復読出しが進行中であることを論理セクタ・バッファ制御論理４０１に対して示す。またマイクロプロセッサには物理装置２１１が故障していることがインタフェース３０４からの線路３１１上の信号によって報知される。論理セクタ・バッファ制御論理４０１は入力バリティ・ジェネレータ論理要素４０３−Ｐ、４０４．４０６−Ｐを制御して、要求されたデータ・バイトを発生し、その発生データ・バイトを故障した物理装置２１１の逸失バイトに代替する。これは、ＡＮＤゲート４０２−Ｐからのパリティ・バイトとＡＮＤゲート４０２からの良好なパリティ・ハイドとを排他的ＯＲして故障した物理装置２１１の逸失データ・バイトを発生させる。

′　２１１への入みについての一゛物理装置２１１の書込み動作では、図４〜図７に示すように、論理セクタ・ジェネレータ３０３がチャネル１０７およびＤＣＵ　１０６からの、仮想トラックを示す情報を受ける。

この仮想トラック情報は物理ディスク装置２１１へ書込まれるものである。図４〜図７に示すように、上記の仮想Ｉ・ラック情報はチャネル１０７からＤＣＵ　Ｉ　３０２によって受けられ、線路４２８経出でマルチプレクサＭＰＸＩの上位入力へ送られる。このマルチプレクサＭＰＸＩの制御人力４３１はこの時マイクロプロセッサ３０１によって活化されるので、マルチプレクサの上位入力は論理セクタ・バッファ４０７の入力まで延びたその出力と信号接続される。上記論理セクタ・バッファ４０７は装置読出し動作の場合と同じように仮想トラックを示すバイトを受ける。各バイトがＤＣＩＪ１０６から到着すると、それらのバイトは論理セクタ・バッファへ人力されかつ、論理セクタプラス論理セクタ・オーバラップのせいぜい半分の遅延で論理セクタ・パースで物理装置２１１へ書込まれる。仮想トラック・バイトが受けられ、論理セクタ・バッファ４０７に入力された後、このバッファは詳細に後述するように動作して情報を１バイトずつ読出して各続出しバイトを物理ディスク装置２１１へ書込む。

物理装置２１１の書込み動作は、各ＡＮＤゲート４１３のイネーブル入力まで延びた線路４３６がマイクロプロセッサ３０１によってイネーブル化されると開始する。各ＡＮＤゲート４３６は別々の物理装置２１１と対応しており、また各ＡＮＤゲート４１３のイネーブル入力の活化によって各ＡＮＤゲートがその対応物理装置１ｔ２１１へのバイト書込みの準備を整えられる。マイクロプロセッサ３０１によってイネーブル化された線路ＭＰ−ＷＲＴ−ＥＮ４３６も物理装置２１１の書込み動作が実行さるべきことを論理セクタ・バッファ制御論理４０１に対して示す。この線路はまたＭＰＸ２の制御入力まで延びていて、そのＭＰＸ２にＡＮＤゲート４１３まで延びたその出力４２７へその入力を接続させる。

上記マイクロプロセッサ３０１は論理セクタ・バッファ４０７の開始ＤＣＵインタフェース・バッファ・アドレスへＩＰＩ−ＡＤＲレジスタ４２１を線路４１６経由でセントして論理セクタ・バッファ４０７への、線路４２１経由でのノーイト書込みのための準備を行う。次に、マイクロプロセツサ３０１は論理セクタ・バッファ４０７の開始装置インタフェース・バッファ・アドレスへ線路４３３経由でセットして論理セクタ・バッファ４０７からの読出しの準備を整える。

各データ・バイトは線路ＤＣＵ　Ｉ−ＷＲＴ−ＣＬＫ４５０がＤＣＵ　Ｉ　３０２によってトグルされると、ＩＰＴ−ＡＤＨし・ジスタ４２１によって指定されたアドレスの論理セクタ・バッファ４０７へＤＣＵ　Ｉ　３０２から転送される。各バイトが論理セクタ・バッファ４０７にロードされると、ＩＰＴ−ＡＤＲレジスタ４２１が論理セクタ・バッファ制御論理４０１からの線路４２３によって増分される。

さて、マイクロプロセッサ３０１はＡＮＤゲート４１３への線路をイネーブル化し、その一方で、各データ・バイトが、そのデータを受けることになっている対応の物理装置２１１によって線路４４８　（ＤＥＶ−ＷＲＴ−ＣＬＫ）がイネーブル化されると線路ＷＲＴ−ＤＡＴＡ４４９上の物理装置２１１へ送られる。各データ・バイトが論理セクタ・バッファ４０７から読出されると、０ＰＴ−ＡＤＲレジスタ４２２は論理セクタ・バッファ制御論理４０１により線路４２４経出で増分される。また各データ・バイトがバッファ４０７から読出され、物理装置２１１へ書込まれると、論理セクタ・バッファ制御論理４０１が、必要なパリティ・ハイドを発生する出力バリティ・ジェネレータ論理要素４１１を制御し、そのパリティ・バイトを物理装置２１１へ書込む。

こうして、物理装置２１工の書込み動作について要約すれば、動作は、マイクロプロセッサ３０１が、各ＡＮＤゲート４１３上の人力の１つまで延びたイネーブル線路４３６をイネーブル化すると開始される。次に、マイクロプロセッサ３０１は、バッファ４０７のアドレス・レジスタ４２１゜４２２に正しいアドレス情報をロードする。アドレス・レジスタ４２１へのロードは線路４１８上のマイクロプロセッサ３０１によって行われる。またアドレス・レジスタ４２２へはマイクロプロセッサ３０１によって線路４３１上のアドレス情報がロードされる。論理セクタ・バッファ制御論理４０１に接続された書込みイネーブル線路４３６がマイクロプロセッサ３０１によってイネーブル化され、物理装置の書込み動作が始まろうとしていることを論理セクタ・バッファ制御論理に対して報知する。この線路はマルチプレクサＭＰＸ２の制御入力まで延びているので、論理セクタ・バッファ制御論理４０１からのその入力がＡＮＤゲート４１３まで延びたその下位出力に信号接続される。

次に、仮想トラックを示す情報がＭＰＸＩ経由で１バイトずつ受けられ、アドレス・レジスタ４２１の制御下で論理セクタ・バッファ４０７ヘロードされる。論理セクタを示すこれらの複数バイトが受けられると、図４〜図７に示す回路が論理セクタ・バッファ４０７を１バイトずつ読出ししてその読出しバイトをＡ、　Ｎ　Ｄデー１−４１３経由で物理装置２１１へ分配する。この物理装置の各々は図４に示す出力Ａ、　Ｎ　Ｄデー１−４１３の・うち別のものと対応している。

ここで、説明の簡略化のために、物理装置２１１が２つだけ設けられていると仮定する。本発明のシステムは、論理セクタ・バッファ４０７から順次読出したバイトを２つの物理装置２１１・＼交互にかつ順次分配して、片方の物理装置２１１が偶数番のバイトを記憶し、他方の物理装置２１１が奇数番のバイトを記憶するように動作する。またここで第１バイト、すなわち、ハイドＯ３を論理セクタ・バッファ４０７から読出しマルチプレクサＭＰＸ２を通してかつ線路４２７を経由して各ＡＮＤゲート４１３の入力へ送ると仮定する。論理セクタ・バッファ制御論理４０１がここで、Ａ、ＮＤゲート４１３−０だけのイネーブル入力まで延びたイネーブル線路４３７−０をイネーブル化する。これで、そのＡＮＤゲートが準備完了となり、Ａ、　Ｎ　Ｄゲートはその対応物理装置２１１−０からその上位入力でクロック信号を受けるとオンされる。この時、線路４２７によりデータ・バイト０が全てのＡＮＤゲー１−４１３の対応入力に入力されるので、テ ′−タ・ハイドはＡ　Ｎ　Ｄゲート４１．３−０のみを通じてまたデータ線８４４９０を経由してその対応物理装置インタフェースおよびその対応物理装置２１１−０へ入力される。

次のバイト、すなわち論理セクタ・バッファ４０７から読出されたバイト１、は論理セクタ・バッファ制御論理４０１と同様にＡＮＤゲート４１３−Ｎを通じて送られ、イネーブル線路４３７−０を不活化し、線路４３７−Ｎを活化するので、ここでＡＮＤゲート４１３−Ｎだけがオンしてその出力線路４４９−Ｎ経由でその対応物理装置２１１．−Ｎヘデータ。

バイトを入力する。このようにして、仮想トラックの残バイトは論理セクタ・バッファ４０７から転送されてＡ、　Ｎ　Ｄゲート４１３−０を通じて交互に送られるので、それらＡ、　Ｎ　Ｄゲートに対応する２つの物理装置２１１がそれらの間で仮想トラックの全てのハイドを受けかつ記憶す。Ａ、　Ｎ　Ｄゲート４１３−Ｐは各対のパリティ・バイトが物理装置２１１−０゜２１１−Ｎへ入力されるようにパリティ・バイＩ・を物理装置２１１−Ｐへ入力する。排他的ＯＲゲート４１１とバッファ４１２とからなるパリティ発生回路が動作してパリティ・バイＩ・を発生させ、このバイトがすでに他のＡＮＤゲート４１３について述べたと同様にＡＮＤゲー）４１３−Ｐを通じて送られる。排他的ＯＲゲート４１１はその入力でバッファ４１２の出力、線路４２７の信号を受ける。ゲート４１１はその情報の排他的ＯＲを発生させ、それがバッファ４１２に人力され、そのバッファはその情報を、それをＡＮＤゲート４１３−Ｐを通じて物理装置２１１−Ｐへ入力しなければならない時まで記憶する。バッファ４１２の出力は連続的にＡ、　Ｎ　Ｄデー１−４１３−Ｐへ与えられるが、線路ＷＥＮ−Ｐ。

ＤＥＶ　Ｉ　Ｐ−ＷＲＴ−ＣＬＫもイネーブル化されるまで、バイトは実際には物理装置１Ｆ２１１−Ｐへは書込まれない。

゛９に　゛　した　ヘト−・りのｉ′日大容量高性能ディスクの仮想トランクのフォーマントを図９に示す。このフォーマットは公知のものであり、多くのＩＢＭ刊行物に説明されているので、ここではそれを簡単に説明するにとどめる。

通常は独特のビット・パターンであるインデックス・ボ・インドをディスクのサーボ・トラックに書込んで仮想トラックの始まりを指示する。ホーム・アドレス（ＨＡ）をインデックス・ポイントから分離するのにＧ１ギャップを使用する。

必要なへ・ノド切り替え時間（同一シリンダのヘッドの切り替えに要する時間）を設けるのに加えて、ギャップＧ１が、２次のＣＣＷ指令をＤＣＵ１０６へ送り、必要な後続のデータ転送動作のためにＤＣＵをプログラムするのに必要なチャネル１０７／デイスク制御装置１０６ターンアラウンド時間をもたらすものである。

ホーム・アドレス・フィールドは、仮想トラックの物理アドレス（ＰＡ）を識別し、適正なヘッド位置決めを確認するのにＤＣＵ１０６によって用いられる。Ｉ −１、Ａフィールドのフラグ（Ｆ）ハイＩ・はトラックの物理条件、すなわち、それが正常（良好）ｌ−ランクであるか欠陥トランクであるかを示す。

ＨＡフィールドのレコード識別子（ＣＣＨＨ）は適正へ、ノド位置決めを確認するのにＯ３によって使用される。ＳＮサブフィールドは、回転位置検知動作のために使用されるセグメンＩ・番号を記憶するのに使用される。

ギャップＧ２はＨＡフィールドをレコードＲＯのカウント・フィールドから分離するものである。別のＧ２ギャップにより、カウント・フィールドが、その他のレコードのデータ・フィールドから分離される。各Ｇ２ギャップは、次のＣＣＷ指令をＤＣＵ１０６へ送り、Ｄ　ＣＵを必要な後続データ転送動作のためにプログラムし、また処理媒体の欠陥に対応した必要な特別処理を実行するために必要なチャネル／ディスク制御装置ターンアラウンド時間をもたらす。

レコードＲＯはトラック記述子であり、２つのフィールド、すなわち、カウント・フィールドおよびデータ・フィールド、から構成されている。レコードＲＯのカウント・フィールドは詳細に示すレコードＲ１のカランＩ・・フィールドとＩｎであり、８バイト長プラスＳＮ、ＰＡおよびＦサブフィールドの長さを持つ。

ＳＮ、ＰＡおよびＦサブフィールドはＨＡフィールドと同様に用いられる。レコードＲＯのカウント・フィールドのバイトの残りの用途はレコードＲ１のカウント・フィールドの説明中に規定される。レコードＲＯのデータ・フィールドは常に、正常トラックについてはゼロの８バイトである。トランクが欠陥トラックであれば、データ・フィールドは割り当てられた別のトランクのアドレスを含む。

Ｇ３ギヤノブは次のデータ・し・コードを、前のデータ・レコードのためのデータ・フィールドから分離するものである。

このＧ３ギャップは上記のＧ２ギヤツブと同じ目的で使用される。アドレス・マークはＲ１へＲｎのカウント・フィールドにおいて配向を行うためにトランクに記録された特定のビット・パターンである。

レコードＲ１〜Ｒｎはカスタマ・データ・レコードである。

カスタマ・データ・レコードは常に、カウント・フィールド、オプションのキイ・フィールド、データ・フィールドを含む。

カウント・フィールドは８ビツト長プラスそのＳＮ、ＰＡ。

Ｆサブフィールドの長さである。ＳＮ、ＰＡ、ＳサブフィールドはＨＡフィールドについて説明したのと同様に使用される。カウント・フィールドのレコード識別子（ＣＣＨＨＲ）各々２バイト長であり、Ｏ３が、適正ヘッド位置決めをｉｉｉ認しかつヘッド配向を確定するのに使用する。キイ長（ＫＬ）サブフィールドは１バイト長であり、後続キイ・フィールドの長さを規定するものである。ＫＬサブフィールドがゼロであれば、そのレコードに対するキイ・フィールドは存在しない。データ長サブフィールド（ＤＬＤＬ）は２バイト長であり、レコードのデータ・フィールドの長さを規定するものである。ＩＢＭのＣＫＤ環境では、仮想トラック・データ・フィールドへ書込まれるデータ・レコードの長さはゼロからトラック容量まででよい。

パ１０に　′　した　セクタ・フォーマントの−゛■物理装置２１１の物理セクタ・フォーマットを図１０に示す。装置２１１はパソコンに通常使用されるハード・ディスク要素でよい。

通常はサーボ・トランクに書込んだ独特のビット・パターンである、インデックス・ポイントは物理トラック上の第１物理セクタの始まりを示す。Ｇ】ギヤ・ノブはそのインデックス・ポイントから識別子フィールド（ＩＤ）を分離する。このギャップは後続ＩＤフィールドを読出すのに必要な時間と、ヘッド切り替えに要する時間とをもたらす。上記ＩＤフィールドはディスクの物理トラックの物理アドレス（ＣＣＨＨ３）を識別し、適正位置決めを確認し、配向を確定するためにセクタ識別子としてディスク装置２１１によって使用される。

フィールドのフラグ（Ｆ）ハイドはセクタの物理条件、すなわち、そのセクタが正常（良好）セクタであるか欠陥セクタであるかを示す。またＧ２ギャップはセクタのＩＤフィールドを同じセクタのデータ・フィールドから分離するものである。このギャップは必要な読出し／書込み切り替え時間や書込み／続出し切り替え時間をもたらす。

図１０のデータ・フィールドは図９の仮想トラックの全てのフィールドから受けたバイトを記憶する。物理装置２１１の物理トラックのサイズｍ（バイト単位）は物理装置２１１の特性によって決められ、５１２ハイド／セクタと仮定してよい。

Ｇ３ギャップは次のセクタのセクタ・マークおよびＧ１ギャップからセクタのデータ・フィールドを分離するものであり、物理装置における速度許容差を許容することを要求された時に追加される。通常はサーボ・トラックに書込まれる独特なビット・パターンである、セクタ・マークは物理トラック上の次の物理セクタの始まりを示すものである。

１０に　゛　した１　セフ　・フォーマットの−゛本発明を構成する論理ディスク装置の論理セクタ・フォーマットは、論理装置を構成する全ての物理装置によって仮想トラック情報を記憶するフォーマットである。このフォーマットを図１０にも示す。これはデータ・フィールドのサイズを除き物理セクタ装置と同じである。

各論理セクタはインデックス・ポイント、Ｇ１ギヤ・ンプ、ＩＤフィールド、Ｇ２ギャップ、Ｇ３ギヤ・ノブを含む。これらは論理ディスク装置２１１からのみ駆動され、それらのギャップとフィールドとはそれらの論理セクタ相手側と同じ機能をもつ。

各論理セクタのデータ・フィールドはエミュレートされる仮想トラックから受けたバイトを含む。

論理セクタのバイト・サイズは物理セクタのサイズとは異なっており、ＨＸｍと規定してよい（ここでｎは論理ディスク装置を構成する（パリティ装置２１１を含まない）物理装置２１１の個数、ｍは物理セクタのサイズ（）＼イト単位）であり、５１２でよい。ｎＸｍの論理セクタ・サイズは物理ディスク毎に５１２バイトを有する２装置論理システム（ノクリティを除く）では１０２４バイトでよい。

１１に　゛　しまた六　５汽トーンク・フォーマットのＲ里図１１は物理装置２１１の単−論理トラックの複数論理セクタの図であって、本発明の論理装置によって単−論理トラックに交互配置で、２つの仮想トラ・７りのノ１イトを記憶する方法を示している。図１１の各三角形は、各々が物理セクタ毎に５１２バイトを有する２つの物理装置に出す１０２４　／’＜イトを有する論理セクタ２１１を示す。また図１１はそうした２０個の三角形を示しており、これらは４列に配列され、各列が５つの三角形を含んでいる。左上の三角形は単−論理シリンダおよびヘッドの第１論理セクタ、例えば、シリンダ００、ヘッド０の論理シリンダを示している。この三角形は論理シリンダ００、ヘッド０、セクタ０を示してｏ　ｏ−ｏ　。

−〇を付されている。図１１の全ての三角形はシリンダ００、ヘッド０の対象となる同じトラックの別々のセクタに対応している。図１１の論理セクタはこの説明においては、セクタ番号を示す記号の最後の部分、例えば、第１あるいは左上セクタでは一〇、右側の次のセクタでは−１を参照するだけで互いに他から区別される。

三角形ｏｏ−ｏ−ｏの右の三角形はｏｏ−ｏ−ｏで示す。

これは論理シリンダ００、ヘッドＯ１論理セクタ１を示す。

一番上の列に残る三角形はシリンダ００、ヘッド０の論理セクタ２，３．４に対応する。同じ論理トラックの次の５つの論理セクタは次の下列を構成する５つの三角形で形成されている。シリンダ００、ヘッド０の対象となるそのトラックの続く論理セクタを図１１の次の２つの列に示し、最下位右の三角形は２０番目の論理セクタを示し、０Ｏ−０−１３（１６進）を付されている。図１１に示す、順次の番号を付された論理セクタは図１１のシステムによってエミュレ−１・される仮想トラックを示す、チャネル１０７で受けたバイトを記憶する。

図１１に示す上記論理セクタは２つの仮想トラックのバイトを交互に記憶する。

ここで「交互あるいは交互配置」なる用語は図１１に示す隣接論理セクタが２つの相異なった仮想Ｉ・ラックの情報を記憶することを言う。これらの仮想Ｉ・ラックはここでは、仮想シリンダＯ、ヘッド０および仮想シリンダ１、ヘッドＯに対応すると仮定する。換言すれば、図１１の論理セクタは仮想シリンダ０，１の各々にトラックのバイトを記憶する。仮想セクタに対するカウント・フィールドを含む論理セクタは同じ仮想記録に対するデ・−夕またはキイ・フィールドを含むセクタに２論理セクタだけ先行している。

従って、セクタ６は仮想シリンダＯ、ヘッドＯの仮想レコードＲ１に対するカラン］・・フィールドを含み、またセクタ８は同じ仮想レコードのデータを含んでいる。ＨＡ、カウント、キイ、データ・フィールドの各々に対する２バイｌ−ＣＲＣを、仮想フィールドの一部として含まれると仮定し、図１１には詳細に示さない。

第１論理セクタ、セクタ００−０−０　（シリンダＯＯ、ヘッド０、セクタ０）およびその対応ギャノブは２つの仮想シ１７ンダのＧｌギャンプとなるものである。論理セクタ１のデータ・フィールドは２つのサブ領域に分割され、それぞれが２つの仮想シリンダに対する１６ハイ）ＨＡフィールＩ・を記憶する。またセクタ１のＨＡフィールドはセクタ１の全３２個の論理ハイ１−に対する２つの仮想シリンダの各々の１６ハイ）・からなる。セクタｌのその他のハイドおよびハイＩ一時間は図１１に示す論理トランクによってエミエｌ／−ｊ−される各仮想トランクの０２ギヤノブをシミュレートしている。論理セクタ２のデータ・フィールドは仮想シリンダ０、へ、ド０に対する仮想レコードＲＯのカウント・フィールドを記憶する。またセクタ３は仮想シリンダ１、ヘッド０に対するレコードＲＯのカラン１−・フィールドを記憶する。

仮想レコードのキイ・フィールドまたはデータ・フィールドに対するセクタ個数にもとづいて、同じ仮想シリンダに対する１／コードの次のカウント・フィールドは、現在のカラン１−・フィールドを含む論理セクタから常に２つの論理セクタの倍数だけ離されている。従って、セクタ２は仮想シリンダ０、ヘッド０に対するレコードＲＯＯカウント・フィールドを記憶する。同じ仮想シリンダおよびヘッドのレコードに対する次のカウント・フィールド、つまり、仮想シリンダＯ、ヘッド０に対するレコードＯのカウント・フィールド、は論理セクタ６に記憶される。２つのカランＩ・・フィールドは４つのセクタで分離されている。

論理セクタ４のデータ・フィールドは仮想シリンダ０、ヘッドＯからのレコードＲＯのデータ・フィールドを含む。キイ・フィールドまたはデータ・フィールドが図１１に示す多数の論理セクタにわノ；：る場合、次のデータ・フィールドまたはデータ・フィールドは現在の論理セクタからの２つの論理セクタである。図１１に示す例においては、論理セクタＤのデータ・フィールドは仮想シリンダ１、ヘッドＯに対するレコードＲ２のキイ・フィールドを含む。同じレコードＲ２に対するデータ・フィールドは論理セクタに記憶される。キイ２フイールドおよびデータ・フィールドは常にオールゼロ、モジュロ２で書込まれる。

図１１で示す残る２０個のセクタは指定されたレコードＲ２を記録する。、：うして、セクタＡは仮想シリンダＯ、ヘッド０に対するレコードＲ２のカウント・フィールドを記憶する。またセクタＢは仮想シリンダ１、ヘッド０に対する１／コードＲＯのカラン）−・フィールドを記憶する。更にセクタＣは仮想１シリンダ１、ヘッド９０に対するレコードＲ２のキイ・フィールドを記憶する。シリンダ０、へ、・レドＯおよびシリンダ１、−・シトＯに対するレコードＲ２のデータ・フィールドは論理セクタ已、Ｆにそれぞれ記憶される。次の４つのセクタ、すなわち、セクタ１０．１１，１２．１３　（１６進）は仮想シリンダＯ、ヘッド０１仮想シリンダＯ、ヘッド１のレコードＲ３、カウント・フィールドおよびデータ・フィールドを記録する。仮想シリンダ０．２のヘッド０の追加の仮想レコードに対するカウント・フィールド１、キイ・フィールドおよびデータ・フィールドは図１１に特に示さない追加の論理セクタに記憶されることになる。

図１１には本発明の論理装置の夛初の２０個の論理セクタだけを示す。本来は、論理装置に使用する物理装置における追加の物理セクタと同数の追加セクタがこの装置に設けられる。本発明に使用する種類の典型的な物理ディスク装置は８５個のセクタを有するものでよい１．これらは詳細には示さないが、エミュレー１ −され、図１１に示す論理装置に交互に記憶される、仮想線トラック上の後続仮想レコードに関して既に述べたと同様な情報を記憶するものである。

２つの仮想シリンダの交互配置の選択は仮想装置の転送速度に対する速度整合の必要性を理由として行った。この交互配置によれば、すでに述べたように仮想レコードのギヤノブ時間を効率的にシミュレートできる。現在のＩＢＭチャネルはデータを３．４．５，６．Ｏ，メガハイＩ−／ｓｅｃの速度で転送することができる。現在は、４．５メガハイｈ／ｓｅｃ以上の高速でデータ転送を行える１８Ｍ物理装置はない。ここで、Ｍａｘｔ、ｏｒ製品のＰｉ−１３デイスク装置を物理装置として使用すると仮定する。このＭａｘｔ、ｏｒ　Ｐ　Ｌ　１３はそのデータ転送速度が３メガハイｌ−／ｓｅｃである。

１１ａｘｔｏｒ　Ｐ　１　１３を２台使用すれば転送速斐６メガバイト／　５ＣＩＣの論理装置が得られる。２つの仮想Ｉ・ラックを交互配置すればチャネル転送速度３．０メガハイｈ／ｓｅｃの論理装置が得られる。また−ａｘｔｏｒＰｌ −１３を３台使用すれば、転送速度９メガハイド／ｓｅｃの論理装置を得ることができる。

２つの仮想Ｉ・ランクを交互配置すればチャネル転送速度４．５メガハイｌ−／ｓｅｃの仮想装置を得ることができる。更に、Ｍａｘｔ、ｏｒ　Ｐ　ｉ　１３物理装置を４台使用すれば転送速度１２メガハイｌ−／ｓｅａの論理装置を得ることができる。２つの仮想トラックを交互配置すればチャネル転送速度６．０メガバイト／ｓｅｃの仮想装置を得る。

区」−λに濶１珂人立ユΣ立二ノ、亘１迭！Ｊ０財力」吸収下に、エミュレ−１・される仮想装置において回転位置検知動作と、仮想装置の回転位置の詳細を与えられた場合に、本発明のシステムが同等の物理装置２１１の回転位置を決定する方法とについて説明する。本発明にエミエレート対象の種類の大容量、高性能仮想ディスクにおいては、それら仮想ディスクが「回転位置」セクタを含み、その各々が２２４のバイトまたはバイト時間を含む。トラックに書込みされるのが固定長のレコードであれば、ＲＰＳセクタ番号は下式を用いてレコードに対して計算できる。

５（ｎ）−４／２２４（１２４８＋５ＵＮ（ＫＬ（ｉ）　十ＤＬ（ｉ）　十Ｃ。

ＦＲＯＭ　ｉ＝１．　Ｔｏ　ｉ＝ｎ　１））Ｃ−４８０ｉｆ　ＫＬ＝Ｏ。

Ｃ＝７０４　ｉｆ　ＫＬ＝Ｏ。

ここでＫＬ；キイ・フィールド長ＤＬ＝データ・フィールド長ｉ　：記録番号Ｃ：定数仮想ＣＫＤ　）ランクの１セグメントは図１２に示すように３２バイトに相当する。ＩＢＭは媒体の欠陥を処理するセグメントを使用している。本発明の論理ディスク装置２０９はＲＰＳをエミュレートするのにセグメントを使用する。仮想ＣＫＤ　）ラックはサイズ可変のデータ・フィールドをもつレコードを記憶するので、このトランクはレコード２等の前にレコード１を書込むことによって常にインデックスから発生させなければならない。図１２に示すように下記のギヤングやフィールドのサイズがＩＢＭのＣＫＤ　）ラックでは固定さＨＡ：４０ハイドＧ２：２４８ハイドＲＯカウント：４０バイトＧ２：２２４ハイドＲＯデータ：３２ハイドＧ３：２１６ハイトＲｎカウント：４０ハイドＧ２：２２４ハイドＲキイ：ユーザ指定Ｇ２：２２４バイトＲｎデータ：ユーザ指定レコードＲＯを除く全てのレコードのキイ・フィールドやデータ・フィールドがユーザ指定される。従って、どのレコード・カウント・フィールドに対するインデックスからのバイト時間オフセットでも図１２に示す各種フィールド・サイズを加算することによって計算することができる。図１２は複数セグメントをもつ１８Ｍトラックを示す。そのため、どのレコードのカウント・フィールドに対するインデックスからのセグメント番号でもバイト・オフセットを分割することによって計算することができる。これは１セグメントあたり３２バイトであるからである。ＲＰＳセクタ番号はＲＰＳセクタ番号に７を乗じることによってＲＰＳセクタ番号がら計算できる。ＲＰＳセクタ番号を指定した、セクタ・セント指令をエミュレートするには、後述のように、指定セクタ番号に７を乗じてセグメント番号を計算し、算定したセグメント番号に等しいレコードのカウント・フィールド内のセグメント番号を探索する。整合が得られたら、直ちにＤＣｔＪ１０６へ「指令完了」し信号を戻す。セクタ番号を指定するセクタ読出し指令をエミュレートするには、アクセスした最終カウント・フィールドのＲＰＳセクタ番号を計算し１、新しいセクタの計算値と「指令完了」信号をＤＣＵ１０６へ戻す。これは、セクタ・セント指令のセクタ番号をとって、処理したフィールドに対する追加の長さを追加する。　゛上記計算の例として、また図１２に示すように、レコードＲ１のカウント・フィールドの前縁はセグメント番号４０（ゼロ起点）に位置する。レコードＲ１のカウント・フィールドがＲＰＳセクタ５の中にあることを判定するために４０を７で除算する。ＲＰＳセクタ５の最小セグメント番号は５×７または３５である。上記計算を使用しかつレコードＲ１に対する最小データ・フィールド（３２バイト）をとると、レコードＲ２のカウント・フィールドの前縁はセグメント番号５６（ゼロ起点）に位置する。上記より、ＲＰＳセクタは８となる。これにより、ＲＰＳセクタ８の最小セグメント番号は５６となる。セグメント番号５６のＲＰＳセクタ番号はこれにより８となる。

ベンダ一本体１００はいわゆるシーク指令やセクタ・セット指令を発生させ、それらの指令を、物理装置２１１に対して読出しあるいは書込みを行うために本発明の論理装置へ送る。これらの指令を受けると、論理システムに対して、論理物理装置が、本体の関心対象であるレコードを読出しあるいは書込みするのに適正な回転位置にある場合にメツセージを戻すように告知する。論理装置はその適正回転位置にあれば、「指令完了」信号を出し、この信号が本体へ戻される。換言すれば、シーク指令およびセクタ・セット指令を受けると、マイクロプロセッサ３０１により、指令された仮想レコードを含む論理セクタ番号を判定するのに使用される。論理ディスクが適正位置へ回転すると、「指令完了」信号が出されて本体に対して、論理ディスクが現在、その本体の関心対象である仮想レコードを続出しあるいは書込みするのに適正な位置にあることを告知する。

、秩トラック読　し　のｉ′ 論理シリンダ（ＬＣ）アドレスおよび論理トラック（ＬＴ）アドレスはそれらの対応物理シリンダ（ＰＣ）アドレスおよび物理トラック（ＰＴ）アドレスにそれぞれ直接的に関連している。図１１に示す論理セクタは物理装置２１１からのＩＤフィールドと、両物理装置２１１−０．　２１１−Ｎ（７）データ・フィールドから取られたデータ・フィールドとから構成されている。論理装置を構成する物理装置はスピンドル同期されるので、物理装置２１１からのＩＤフィールドのみをアクセスすればよ（、これは装置２１１−ＮのＩＤフィールドが同一であるからである。仮想シリンダ０（ＶＣ）、仮想トラックＯ（ＶＴ）および仮想シリンダ１、仮想トランク０は本明細書では図１１に示すようにＬＣＯ，ＬＴＯに交互配置されていると仮定されている。

仮想ディスク装置１０．９に送られて仮想トラックにＶＣ１゜ＶＴＯ，レコード１に対するカウント・フィールドがあるが探索し、レコード１，２に対するデータ・フィールドを読出す代表的なチャネル・プログラムは下記のチャネル指令語からなる。

５ｅｅｋ　ＣＣＨＨ＝ＸＯＯＯ１００００Ｓｅｔ、　５ｅｃｔｏｒ　５＝ＸＯ５Ｓｅａｒｃｈ　１０　ＣＣＨＨＲ＝Ｘ０００１０００００１（Ｘは１６進法）ＴＩＣ車−８Ｒｅａｄ　ｄａｔ、ａＲｅａｄ　ｄａｔ、ａ１記シーク指令において、Ｘに続く最初の４桁０００１は仮想シリンダ１を意味し、最後の４桁００００は仮想へ、ド０を示す。セクタ・セント指令においては、桁０５は仮想回転位１セクタ５を措定するつまた探索ＩＤ指令においては、χ に続く桁０００１はシリンダＯを指定する。次の４桁ｏｏｏｏはヘッドＯを示し、また最終の２桁０１はレコード１を示す。

ディスク制御装置１０６が論理ディスク装置２０９へシーク指令を送ると、論理ディスク装置２０９におけるマイクロプロセッサ３０１は仮想シーク・アドレス（ＣＣＨＩゴーχ０００１００００）を同等の論理シーク・アドレス（ＣＣＨＨ＝Ｘ００００００００）に変換する。仮想シリンダ１、ヘッドＯの論理シリンダＯ、ヘッドＯへの変換は、図１１に示すように、論理シリンダ０ｌ−１７ドＯは仮想シリンダ０，１のへ、ドＯに対する仮想トラックを記憶するからである。上記シーク指令はマイクロプロセッサ３０１によってＤＥＶ　Ｉシーク指令に変換され、このＤＥＶＩシーク指令は、物理装置２１１のへ・７ドをそれらの論理シリンダＯ１へノド０位置へ移動させる装置インタフェース３０４経出で物理装置２１１へ送られる。物理装置２１１がＤＥＶｆ３０４　ｒ指令完了」信号を戻すと、論理ディスク装置のマイクロブロセ、す３０１が、ヘッド位置決めが完了していれば、ＤＣＩＪ　１０６へＤＥＶＩ３０４「指令完了」信号を戻す。論理ディスク装置内の全ての物理装置２１１は常に論理ディスク装置によって選択される。ＤＣＵ１０６がセクタ・セット指令５＝Ｘ０５を論理ディスク装置２０９へ送ると、論理ディスク装置のマイクロプロセンサ３０１が、ＲＤＳセクタ番号に７を東しることによって仮想セクタ・アドレスを仮？、　ｌ−ランク・セグメンＩ・番号に変換し、ＤＰ８４６６デイスク・データ制御器を通して各物理装置へＤＥＶＩ３０４続出し信号を送ることによって仮想トラックのカウント・フィールドをセグメント番号の整合について探索を開始する。その整合がある場合、論理装置２０９は「指令完了」信号を戻す。ここで、図１１の論理セクタ７において所望セグメンＩ・番号が整合していると仮定する。

次にＤＣＵ］、０６が論理ディスク装置２０９へ探索指令（ＣＣＩイＩゴＲ＝ＸＯＯＯ１０００００１）を送り、仮想レコ−１”　１に対するカウント・フィールドを含む論理セクタが仮想トラ、りの回転位置セクタ５にあるか探索する。論理ディスク装置は仮想トランク探索指令引き数（ＣＣＨＨＲ’　＝ＸＯＯ○１０００００１．）を論理セクタ０Ｏ−ｆ）−７のデータと比較する。それらの間に整合があれば、論理ディスク装置２０９がＤＣＵ　１０６へ探索指令引き数を送る。このとき同装置はＤＣＵ１０６へ「指令完了」信号を送る。

ＤＣｏ　１０６へ「指令完了」信号を戻すことによってＤＣＵ１０６には、ディスク装置２１１が図１１に示すように仮想レコード１のカウント・フィールドを含□むセクタ７Ｃ二対するそれらの回転位置にあることが告知される６ＤＣＵ１０６はこの時、論理ディスク装置に、レコード１のデータ・フィールドを書込みあるいはセクタ９から１／コード１のデータ・フィールドを読出させるための指令を論理ディスク装置−・送ることもできる。論理装置１０９はセクタ９がデータを読出すあるいは書込むのを待つ。

整合がなければ、論理ディスク装置は他のすべての論理セクタを探索して探索指令引き数に整合があるか探す。論理ディスクのインデックス・ポイントが２度通されると、論理ディスク装置は、エミエレ・−１・された仮想ディスク装置と同様に、見出せなかったレコードに信号を送る。

論理ディスク装置は残る論理セクタ００−０−７−．０Ｏ−Ｏ−８およびそれらの対応ギャップを使用して、仮！Ｊ！、ｌ−ラックのＧ２ギヤノブの必要とするチャネル／ディスク制御装置のターンアラウンド時間をシミュレートする。装置読出し動作においては１、ＤＣＵ　１０６は論理ディスク装置２０９へ第１ｆｉ出し指令を送ってその論理ディスク装置２０９に、図１１に示す論理セクタ７．９の仮想レコード１の次の仮想トラックのカウント・フィールドおよびデータ・フィールドを続出させる。仮Ｂ　ｌ−ラック・レコード１に対する論理セクタ００−０−９にデータ・フィールドがこの時論理セクタ・バッファ４０７に読み込まれる。

物理装置２１１からバッファ４０７へのデータ転送速度が論理ディスク装置の論理セクタ・バッファ４０７からＤＣＵ１０６への転送速度より高いので、論理ディスク装置ば、物理ディスク装置から論理セクタ・バッファへ、チャネル１０７のよ、り低い速度でチャ茅ル／ディスク制御装置へデータを転送できる十分な情報が読出されるまでＤＣＵ　１０６へのデータ転送を開始しない。レコー１’Ｒ１の場合でのＤＣＵ１０６へのデータ転送が完了すると、論理ディスク装置２０９はＤＣＵ　１０６へ「指令完了」信号を送る。

図１１に示すセクタ９に続くセクタ、論理セクタ００−〇−Ａ、その対応ギャップが１、レコードＲ２のデータ・フィールドに続く仮想トランクの０３ギヤンプによって得られるチャネル／ディスク制御装置のターンアラウンド時間をシミュレートしている。

ＤＣＵ　１０６は論理ディスク装置２０９へ次のデータ読出し↑旨令を送る。仮想シリンダが論理シリンダに交互配置されているので、論理ディスクのセクタ０Ｏ−０−Ｂは仮想Ｉ／コードＲ２のカウント・フィールドを含み、そのレコードＲ２は同じ仮想トランクにおける次のレコードとなる。回転配向かすでに確定しているため、レコードＲ２に対するカウント・フィールドが論理ディスク装置２０９によって読出されるが、カウント・フィールドはＤＣＵ１０６によって転送されず、これは上位システムが読出し指令上のカウント・フィールドを探索しないからである。残る論理セクタ０Ｏ−０−Ｂ。

ｏｏ−ｏ−ｃおよびそれらの対応ギャップはレコードＲ２のカウント・フィールドに続（必要な仮想トラックのＧ２ギャップをシミュレートしている。論理ディスク装置はこの時論理セクタ０Ｏ−０−Ｄにある。ＤＣＵ１０６から受けた指令はデータ続出し指令であったので、また論理セクタ００−〇−Ｂからの仮想レコード２に対するカウント・フィールドが、キイ・フィールドの存在を示すので、論理セクタ０Ｏ−０−Ｄは無視される。これはキイ・フィールドのバイトを含むからである。残る論理セクタ０Ｏ−０−Ｄ、０Ｏ−０−Ｅおよびそれらの対応ギャップは必要な仮想トラックのＧ２ギャップをシミュレートしている。ここで、論理ディスク装置は論理セクタ０Ｏ−０−Ｆに位置する。レコードＲ２のデータ・フィールドがセクタＦから読出される。この情報はレコード１と同様にＤＣＵ１０６へ送られる。この時論理装置はＤＣＵ　ｌ　０６へ「指令完了」信号を送って装置読出し動作を終了させる。

６八トラツク　′入み　のｉ゛仮想トラック書込みは仮想トラック読出しと同様の方法で一行われる。

仮想シリンダ１、仮想トラック０のカウント・フィールド。

レコード１に対する仮想トラックを探索し、次にレコード１゜２に対するデータ・フィールドを書込むための代表的なチャネル・プログラムは下記のチャネル指令語からなる。

５ｅｅｋ　ＣＣＨＨ＝ＸＯＯＯ１００００Ｓｅｔ　５ｅｃｔｏｒ　５＝ＸＯ５Ｓｅａｒｃｈ　ＩＤ　ＣＣＨＩ（Ｒ＝ＸＯＯＯ１０００００１（Ｘは１６進）ＴＩＣ率−８Ｗｒｉｔｅ　ｄａｔａＷｒｉｔｅ　ｄａｔａＲｅａｄ　５ｅｃｔｏｒ論理ディスク装置はシーク指令、セクタ・セット指令、探索指令を、仮想トランク読出し動作の場合と同様に処理する。

この処理を行うのに、全ての物理装置２１１のヘッドを同時に位置決めすることによって仮想トラック・シーク・アドレスを同等の論理トランク・シーク・アドレスに変換し、物理装置ＯからＩＤフィールドを読出し、仮想トラックの回転位置セクタ番号を物理装置Ｏ上の同等の仮想セグメント番号に変換し、その仮想セグメント番号を含む論理セクタを走査探出し、仮想トランク１上のレコードＲ１のカウント・フィールドを含む論理セクタ（セクタ７）を探査する。こうして、そのセクタ７が探し出されると「指令完了」信号がＤＣＵ１０６へ戻される。

論理ディスク装置２０９は残る論理セクタ００−０−７゜ｏｏ−ｏ−ｓを使用して、仮想トラックの０２ギヤツプの必要とするチャネル／ディスク制御装置ターンアラウンド時間をシミュレートする。仮想レコードＲ１に対するデータが論理セクタ９に書込まれる。論理ディスク装置２０９から物理装置２１１への転送速度がＤＣＵ　１０６から論理セクタ・バッファ４０７への転送速度より高いため、物理セクタＯ〇−〇−７、ｏｏ−ｏ−ｓおよびそれらの対応ギャップは、ＤＣＵ　１０６から論理装置２０９への遅い転送速度より高い速度で物理装置２１１ヘデータを転送するに十分な情報を論理セクタ・バッファ４０７へ入力するのに十分な時間を有する。レコードＲ１の場合の書込み動作がセクタ９において完了すると、論理ディスク装置２０９はＤＣＵ１０６へ「指令完了」信号を戻す。すると、ＤＣＵ　１０６は、次の仮想トランクのレコード・データ・フィールド（レコードＲ２）を書込みするための次の書込み指令を論理ディスク装置２０９へ戻す。論理装置２０９はこの時、レコードＲ２の書込みがセクタ已において完了するとＤＣＵ１０６へ「指令完了」信号を戻す。

上記のデータ書込み動作の各々において、ＤＣＵ１０６は論理装置へデータ書込み指令を送るのみならず、その時点で論理装置によって書込むべきデータで指令に従う。このデータはＤ　ＣＵ　１．０６から論理セクタ・バッファ４０７へ入力され、その論理セクタ・バッファ４０７において一時的に記憶され、その後論理セクタ・バッファ４０７から読出されて物理ディスク装置２１１へ送られ、これらの装置２１１に、指定の論理セクタのデータ・フィールドへデータを書込ませる。

論理ディスク装置は、データ書込み指令で受けたデータの書込みを完了した後、ＤＣＵ１０６へ「指令完了」信号を戻す。第２のデータ書込み指令およびその対応データが受けられかつ物理ディスク装置２１１へ入力されまたＤＣＵ１０６へ「指令完了」信号が戻されると、ＤＣＵ　１０６は論理ディスク装置２０９ヘセクタ読出し指令を送る。これによって論理ディスク装置はレコード２のカウント・フィールドを含む仮想回転位置セクタ番号（セクタ８）を戻す。この情報は本体へ送られてそこに記憶される。この本体はその情報を仮想レコードＲ２と対応させ、本体が次に論理ディスク装置２０９内の仮想レコードＲ２をアクセスしたい時に、そのレコードＲ２が記憶されている仮想トランクの回転位置セクタ番号を論理ディスク装置２０９に対して指定することによって直接そのアクセスを行うことができる。

第１のデータ書込み指令に先立つＴ　Ｉ　Ｃ＊−８指令、すなわち、ループバック動作指令、は続出し動作に関連して同じ指令について述べたと同じように働くものである。

媒体欠陥はＯ３の介入をともなわずにＬＤＵ２０９によって処理される。欠陥セクタが見つかると、その旨が欠陥としてフラグされ、全てのセクタ・アドレスがトランクからシフトダウンされ、またトラック上の全てのスペア・セクタが割り当てられるまで、欠陥セクタのアドレスがそのトラック上の次のセクタへ割り当てられる。トラック上のスペア・セクタが全て使用されると、そのトラックは欠陥トラックとしてフラグが立てられ、別途トラックが割り当てられる。

以上の述べたように、本発明の論理装置は可変長のレコードに対する公知のＣＫＤフォーマットで本体から指令を受ける。以下にそれらの指令の一覧を示す。

−指豆１号−一３　２逝− ＣＯＮ　Ｔ　ＲＯＬＮｏ　ｏｐｅｒａｔｉ、ｏｎ（Ｎｏ−Ｏｐ）　’０３’　００００　０００１Ｒｅｃａｌｉｂｒａｔ、ｅ　１３’　０００１　００１１Ｓｅｅｋ　’０７’　００００　０１１１Ｓｅｅｋ　Ｃｙ４ｉｎｄｅｒ　’０８°　００００　１０１１Ｓｅｅｋ　Ｈｅａｄ　’ＩＢ’　０００１　１０１１Ｓｐａｃｅ　Ｃｏｕｎｔ、　’ＯＦ’　００００　１１１１Ｓｅｔ　Ｆｉｌｅ　Ｍａｓｋ　’ＩＦ’　０００１　１１１１Ｓｅｔ　Ｆａｃｔｏｒ　’２３’　００１０　００１１Ｒｅｓｔｏｒｅ　’１７’　０００１　０１１１Ｓｕｓｐｅｎｄ　１１ｕｌｔｉｐａｔｈＲｅｃｏｎｎｅｃｔｉｏｎ　’５Ｂ’　０ＬＯＩ　１０１１Ｓｅｔ　Ｐａｔ、ｈ　Ｇｒｏｕｐ　１ｄｅｎｔｉｆｉｅｒ（ＩＤ）　’ＡＰ’　１０１０　ｆｉｌｌＤｅｆｉｎｅ　Ｅｘｔｅｎｔ、　’６３’　０１１０　００１１Ｌｏｃａｔｅ　Ｒｅｃｏｒｄ　’４７’　０１００　０１１１ＳＥＡＲＣＦＩＨｏｍｅ　Ａｄｄｒｅｓｓ　Ｅｑｕａｌ　’３９’　１０１１　１０ｏＩＴｄｅｎｔｉｆｉｅｒ　（ＩＤ）　Ｅｑｕａｌ　’３１’　００１１　０００１Ｌｄｅｎｔｉｆｉｅｒ　（１０）　Ｈｉｇｈ　’５１’　０１０１　０００１１ｄｅｎｔ、１ｆｉｅｒ　（ＴＤ）　Ｅｑｕａｌｏｒ　Ｈｉｇｈ　’７１’　０１１１　０００１、＞１＝＋−− ヒ　４　↓■１１１　−？−文皇− Ｋｅｙ　Ｅｑｕａｌ　’２９’　００１０　１００１Ｋｅｙ　Ｈｉｇｈ　’４９ ’　０１００　１００１Ｋｅｙ　Ｅｑｕａｌ　ｏｒ　ｌ（ｉｇｈ　’６９’　０１１０　１００１ＥＡＤＨｏｍｅ　Ａｄｄｒｅｓｓ　’ＬＡ’　０００１　１０１０Ｒｅａｄ　５ｐｅｃｉａｌ　Ｈｏｍｅ　Ａｄｄｒｅｓｓ　’０＾’　００００　１０１０Ｃｏｕｎｔ　’１２’　０００１　００１０Ｒｅｃｏｒｒｌ　Ｚｅｒｏ　（ＲＯ）　’１６ °　０００１　０１１０Ｄａｔａ　’０６’　００００　０１１０Ｋｅｙ　ａｎｄ　Ｄａｔａ　’ＯＥ’　００００　１１１０Ｃｏｕｎｔ、Ｋｅｙ、ａｎｄＤａｔａ　（ＣＫＤ）　ＩＥ’　０００１　１１１０Ｍｕｌｔｉｐｌｅ　Ｃｏｕｎｔ、Ｋｅｙａｎｄ　Ｄａｔａ　’５Ｅ’　０１０１　１１１０Ｉｎｉｔ、ｉａｌ　Ｐｒｏｇｒａｍ［、ｏａｄ　（ＩＰＬ）　’０２’　００００　００１０Ｓｅｃｔｏｒ　’２２ ’　００１０　００１０ＥＮＳＥＳｅｎｓｅ　Ｉｄｅｎｔ、１ｆｉｃａｔｉｏｎ　（ＩＤ）　”Ｅ４’　１１１００１００Ｓｅｎｓｅ　Ｐａｔｈ　Ｇｒｏｕｐｉｄｅｎｔ、１ｆｉｅｒ　（１０）　’３４’　００１１　０１００Ｓｅｎｓｅ　’０４’　００００　０１００Ｍ九−− ｆ−令　■這　」」Ｌ− Ｒｅａｄ　ａｎｄ　Ｒｅ５ｅｔ　ＢｕｆｆｅｒｅｄＬｏｇ　’Ａ４’　１０１０　０１００Ｄｅｖｉｃｅ　Ｒｅ５ｅｒｖｅ　’８４’　１０１１　０１００１Ｊｎｃｏｎｄｉｔ、１ｏｎａｌ　Ｒｅ５ｅｒｖｅ　’１．４’　０００１　０１００Ｄｅｖｉｃｅ　Ｒｅ１ｅａｓｅ　’９４”　１００１　０１００Ｒｅａｄ　ＤｅｖｉｃｅＣｈａｒａｃｆ、ｅｒｉｓｔ、ｉｃｓ　’６４’　０１１０　０１００ＲｒＴＥＨｏｍｅ　Ａｄｄｒｅｓｓ　’１９’　０００１　１００１Ｗｒｉｔｅ　５ｐｅｃｉ、ａｌ　ＨｏｍｅＡｄｄｒｅｓｓ　’０９’　００００　１００１Ｒｅｃｏｒｄ　Ｚｅｒｏ　（ＲＯ）　’１５’　０００１　０１０１Ｅｒａｓｅ　’１１ ’　０００１　０００’ＩＣｏｕｎｔ、Ｋｅｙ、ａｎｄＤａｔ、ａ　（ＣＫＤ）　’１．０’　０００１．　１１０１Ｓｐｅｃｉａｌ　Ｃｏｕｎｔ、Ｋｅｙａｎｄ　Ｄａｔａ　’０１’　００００　０００１Ｄａｔａ　’０５’　００００　０１０１にａｙ　ａｎｄ　Ｄａｔａ　’００’　００００　１１０１１Ｊｐｄａｔｅ　Ｄａｔａ　’８５°　１０００　０１０１υｐｄａｔｅ　Ｋｅｙ　ａｎｄ　Ｄａｔａ　’８Ｄ’　１０００　１１０１ＣＤＫ　Ｎｅｘｔ、　Ｔｒａｃｋ　’９０’　１００１　１１０１ｂｌｙ　Ｐ−− ＤｉＡＧｌすＯ３ＴＩＣＤｉａｇｎｏｓｔｉｃ　５ｅｎｓｅ　’４４’　０１００　０１．００Ｄｉａｇｎｏｓｔｉｃ　Ｌｏａｄ　’５３’　０１０１　００１１Ｄｉａｇｎｏｓｔ、ｉｃ　Ｗｒｉｔｅ　’７３’　０１１１　００１１Ｄｉａｇｎｏｓｔｉｃ　Ｃｏｎｔｒｏｌ　’Ｆ３’　１１１１　００１１Ｄｉａｇｎｏｓｔｉｃ　５ｅｎｓｅ／Ｒｅａｄ　’Ｃ４’　１１００　０１００論理装置内のマイクロプロセッサ３０１は本体１００から上記の指令をＣＫ　Ｄフォーマントで受け、その受けた指令を下記に示す固定長セクタ指令に変換する。固定長セクタＩ旨令はマイクロプロセッサ３０１によって物理装置２１１へ与えられてそれらの動作を制御する。以下に示す指令は工業規格に準じたものであり、上級小型装置インタフェース（ＥｎｈａｎｃｅｄＳｍａｌｌ　Ｄｅｖｉｃｅ　Ｉｎｔｅｒｆａｃｅ）に関するＡＮ　Ｓ　Ｕｎｉｘ　３１９．２／８７−１０５，３１９．３／８７−００５改訂２．Ａ、４／２９／８８に詳細に述べられている。

磁気ディスク用指令指令機能ビット１５−１２　”” ００００　５ｅｅｋ０００１　Ｒｅｃａｌｉｂｒａｔｅｏｏｌｏ　Ｒｅｑｕｅｓｔ　５ｔａｔｕｓ００１１　Ｒｅｑｕｅｓｔ　Ｃｏｎｆｉｇｕｒａｔｉｏｎｏｌｏｏ　５ｅｌｅｃｔ　Ｍｅａｄ　Ｇｒｏｕｐｏｌｏｌ　Ｃｏｎｔｒｏｌｏｌｌｏ　Ｄａｔａ　５ｔｒｏｂｅ　０ｆｆｓｅｔ０１１１　Ｔｒａｃｋ　０ｆｆｓｅｔ１０００　Ｉｎ１ｔｉａｔｅ　Ｄｉａｇｎｏｓｔｉｃｓｌｏｏｌ　Ｓｅｔ　Ｂｙｔｅｓ　ｐｅｒ　５ｅｃｔｏｒ１０１０　Ｓｅｔ　Ｈｉｇｈ　０ｒｄｅｒ　Ｖａｌｕｅｌｏｌｌ　Ｒｅ５ｅｒｖｅｄ１１００　Ｒｅ５ｅｒｖｅｄ１１０１　Ｒｅ５ｅｒｖｅｄ１１１０　Ｓｅｔ　Ｃｏｎｆｉｇｕｒａｔｉｏｎｌｌｌｌ　Ｒｅ５ｅｒｖｅｄ　ｆｏｒ　Ｌｉｎｋｉｎｇ信号線路−ピン割当て制御ケーブルのピン割当てを示す。方向−〉は駆動装置への出力、またく−は制御器への入力を示す。

制御ケーブル（Ｊｌ／ＰＬ）の割当てグーランド・−゛イスク；ｅ′信号旦之　ピンケーブルはフラットリボンケーブル（最長３ｍ）−−＞　Ｈｅａｄ　５ｅｌｅｃｔ　２（３）　２　１−−＞　Ｈｅａｄ　５ｅｌｅｃｔ　２（２）　４　３−−＞　Ｗｒｉｔｅ　Ｇａｔｅ　６　５＜−−Ｃｏｎｆｉｇ／５ｔａｔｕｓ　Ｄａｔａ　８　７＜−−Ｔｒａｎｓｆｅｒ　ＡＣＫ　１０　９＜−−Ａｔｔｅｎｔｉｏｎ　１２　１１−−＞　Ｈｅａｄ　５ｅｌｅｃｔ　２（０）　１４　１３＜−−５ｅｃｔｏｒ／ＡＭ　Ｆｏｕｎｄ　１６　１５−−＞　ｔｌｅａｄ　５ｅｌｅｃｔ　２（１）　１８　１７＜−− Ｉｎｄｅｘ　２０　１９＜−−Ｒｅａｄｙ　２２　２１ −−＞　Ｔｒａｎｓｆｅｒ　Ｒｅｑ　２４　２３−−＞　Ｄｒｉｖｅ　５ｅｌｅｃｔ　２（０）　２６　２５−−＞　Ｄｒｉｖｅ　５ｅｌｅｃｔ　２（１）　２８　２７−−＞　Ｄｒｉｖｅ　５ｅｌｅｃｔ　２（２）　３０　２９−−＞　Ｒｅａｄ　Ｇａｔｅ　３２　３１−−＞　Ｃｏｍｍａｎｄ　Ｄａｔａ　３４　３３データ・ケーブル（Ｊ２／Ｐ２）のピン割当てグラウンド・−゛イスク；′：′ 　信ｉくＺ　Ｃ７−ケーブルはフラットリボンケーブル（最長３ｍ）＜−−Ｄｒｉｖｅ　５ｅｌｅｃｔｅｄ　１＜−−５ｅｃｔｏｒ／ＡＭ　Ｆｏｕｎｄ　２＜− −Ｃｏｎ＋ｍａｎｄ　Ｃｏｍｐｌｅｔｅ　３−−＞　Ａｄｄｒｅｓｓ　Ｍａｒｋ　Ｅｎａｂｌｅ　４　’Ｇｒｏｕｎｄ　５ −−＞　＋／−Ｗｒｉｔｅ　Ｃ１ｏｃｋ　７／８　６Ｇｒｏｕｎｄ　９＜−−＋／−Ｒｅａｄ　Ｒｅｆｅｒｅｎｃｅ　Ｃ１ｏｃｋ　１０／１１　１２− −＞　＋／−Ｗｒｉｔｅ　Ｄａｔａ　１３／１４１５／１６　＜−−＋／−Ｒｅａｄ　Ｄａｔａ　１７／１８　１９＜−−Ｉｎｄｅｘ　２０日の１占の　一本発明は第１の仮想ヘッドおよびシリンダの対象となる第１仮想レコード面のレコードと読出し、次に別の仮想ヘッドおよびトランクの対象となるが同じシリンダ上にある仮想レコードを、仮想ディスクの完了回転が過ぎるまで待たずにヘッド切り替えによって直ちに読出すことができる。ヘンダー・システムはこの動作を行うことができ、また本発明はベンダー・システムを直接エミュレートするので、本発明の物理装置２１１もこの動作を行う。従来技術では、可変長データ・フィールドをもつＣＫＤフォーマットの仮想レコードの読出しに関連してこの機能を遂行しえない。また従来技術には連続した仮想レコードを読出し、書込みするこの機能がない。

それは従来技術が仮想レコードの書込みに要する時間が、エミュレートする仮想装置のそれよりも長いからである。従来技術がこの欠点をもつ１つの理由は、バッファへ仮想レコード全体を読み込み、そして論理装置ヘバッファの内容を書込まなければならないことにある。この動作はエミュレートする論理装置より長い時間を要し、また従来の装置では余分の回転が無駄に行われるので、同じシリンダ内の別々のヘッドの連続かつ隣接した仮想レコードを、論理物理装置の回転を逸失しないで直ちに読出すことができない。また、従来技術のあるものでは、例えば、０ｕｃｈ　ｉの発明では、仮想レコードの最終バイトを書込んだ後で余分の指令や動作を行わなければならない。例えば、０ｕｃｈｉの発明では、仮想レコードの最終セグメントの記録が終わった後でパリティ・バイトを記録しなければならない。これとは反対に、本発明のシステムでは、仮想レコードを示す各データ・バイトを、受けた時に記録し、その受けたデータの最終バイトの記録と同時にパリティ・バイトを発生かつ記録することができる。従って、本発明によれば、同じシリンダの同じ仮想トラックあるいは別々のトラックにレコードがあると否とにかかわらず連続した仮想レコードを記録することによって、エミュレートした装置の物理特性をエミュＩ／−卜することができる。

従来技術では、可変長データ・フィールドのもつ、その可変長データ・フィールドをチャネル転送速度に同期させる問題を無視している。前述のＦｌａｒｔｎｅｓｓ特許では、複数の物理装置のデータ転送速度に対するチャネル整合の問題にも触れてはいる。しかしながら、Ｈａｒｔｎｅｓｓ特許では、固定長のレコードを処する場合にのみに限っている。これに対して、本発明ではＩＢＭのＣＫ　Ｄフォーマットでの可変長レコードも対象とするとともに、物理装置のデータ転送速度にデータ・チャネル速度を同期化するものである。例えば、チャネル転送速度が６メガバイト／ｓｅｃである場合、各々が１２メガハイド／ｓｅｃのデータ転送速度をもった物理装置（パリティを除く）を４台使用できる。これらの装置が、論理セクタ毎ではな（むしろ交互の論理セクタでのみ活化するので、装置４台では６メガハイト／ｓｅｃのチャネル速度を上回るデータ転送速度が可能である。本発明のスループントはベンダー仮想装置と同等である。

本発明では、エミュレートされる仮想セクタと論理固定物理セクタとの一致を要しない。これは、決まった仮想レコードからのデータが全て多くの相異なった論理セクタの上を広がることを示している図１１から明らかである。またこれには特別のテーブルあるいは○Ｓ改造または特別の制御器が不要である。このことは掻めて大きな長所である。例えば、従来技術ではＣＫＤフォーマツｌ−の仮想レコードに対処するためには本体のＯ８あるいはＣＰ　Ｕを大幅に改造しなければならない。その理由は従来技術ではＩＢＭの固定長フォーマットのレコードのみを対象に設計がなされていることにある。

このフォーマノｈには極めて限定された命令サブセ、１〜があり、そのサブセットでは、該当用途におけるＩＢＭのＣＫＤフォーマットの場合について述べた機能を行えず、それらの機能は本発明のシステムであれば遂行可能である。これは、システム・ユーザに関する限り重要な特徴である。というのは、ベンダー特有のカスタム化したディスク装置の代替として論理ディスクを使用すれば、その設けた論理ディスク装置がプラグ・コンパチブルとなって最も望ましく、このためユーザは本体ＣＰｔＪのソフトあるいは動作を変更することなくその論理装置を使用できるものである。この用途に関連して、本発明のシステムがＩＢＭのＣＫＤフォーマットの指令を受けかつそれを実行する方法、また受けた情報を変換し、パソコンに使用されている種類のハード・ディスクでよくかつそれらにメーカが意図した物理措置に固定長フォーマットの指令に対処させる方法を述べた。本発明の論理セクタ・ジェネレータやマイクロプロセッサ３０１は物理装置２１１と、受けた、ＣＫ　Ｄフォーマットの仮想レコードとの間のインタフェースとして作用し、本体とディスク装置２１１と間に立って通訳を行うので、本発明によってエミュｌ／　−１・される仮想装置において行われるのと同じ方法で物理装置２１１に対して可変長レコードを記録あるいは書込みできる。従って、本発明はプラグ・コンパチブルであり、システム・ユーザに関する限りどの点においての仮想１／コードの物理特性を併せもっている。従来技術ではセクタ変換にテーブル、ブイレフ１−り、レコードのセグメント化、等が必要である。本発明ではこうしたことが一切不要である。というのは、位置決め情報を計算するのに必要なアルゴリズムは全てチャネノ１）上から受ける情報に応答してオンザフライで行われるからである。

本発明のシステムはエミュレー１〜する装置の物理特性に匹敵するあるいはそれを凌駕する高い性能を備える。例えば、チャふル１０７におけるテ゛−タ転送速度は現在入手できるー。

ンダー装置のそれを越えている。また例えば、現在入手できるベンダー装置において実現されているチャネ′Ｊし１０７のデータ速度は６メガバイト／ｓｅｃである。更に、ベンダーから得られるディスク装置に可能な最高データ速度は４− １／２メガバイト／ｓｅｃである。しかし、本発明によれば、チャネル１０７に６メガバイトのフル容量を適用するに十分な個数の物理装置を設けることができる。この目的では、ノ々リテイを除く、４台の装置が必要で、各装置の基本データ速度を３メガバイｌ−／ｓｅｃとする。従って、それらの４台の装置を一緒にすればデータ速度は１２メガパイ）／ｓｅｃとなるが、装置が交互の論理セクタにおいてのみ活化することを考慮υこ容れれば、有効データ速度を２で割ってチャネル１０７のデータ速度を６メガハイｌ−／ｓｅｃとするものである。換言すれば、本発明は低価格の一般的駆動装置等の現在得られる技術を利用して、高価なベンダー特有のカスタム駆動装置で可能なデータ速度よりも高いチャネル・データ速度を得ることができる。

また、本発明の物理装置は論理装置の単一トラ・ンクの情報に値する２つの仮想トラックを記憶するので、使用するトラックやシリンダの個数は少なくて済むものである。このため、本体からシーク指令を受ける場合に必要なシーク時間を短縮できる。ベンダー・システムでは別々のシリンダに情報を書込む装置が必要であるが、本発明ではそのシリンダの各々に、２つの仮想シリンダに対する個別の論理セクタを交番させるので、同し仮想容量をエミュレートするにも半分のシリンダしか要らない。これは、様々なシリンダどうしの間でヘッドが移動するシーク時間が短縮される点で有利である。実質的には、シーク時間は半分に短縮する。

以正、本発明を好適実施例に関連して説明したが、本発明はそれらに限定されるものでなく、本発明の範囲と精神を逸脱するごとなく他にも様々な変更が可能である。

特表千５−５０２３１３　（２Ｂ）物理セクタのデータ・フィール１ζ長二ｍ論理セクタのデータ・フィールド長＝　ｒｎ　ｘ　ｎ。

ＦＩＧ、ＩＱ。

要約書ディスク制御ユニット（１０６）と数多くの物理デバイス（２１１，２１２）とを含む故障独立フォールト・トレラント直接アクセス記憶装置（ＤＡＳＤ）記憶サブシステムに、該記憶サブシステムとデータ処理システムのｃｐｕ　（１０１）との間でシステム・レコードが転送され′るときに、システム・レコード用のパリティを発生させるパリティ・ジェネレータ（３０３）を設ける。該パリティは異なるユニットに格納されるため、システム・レコードの一部を含む１ユニツトか利用不可となったとき、レコードの利用不可部分は、ＣＰＵへの転送の間に、レコードの残り及びパリティから再構成される。本発明の記憶システムは、オペレーティング・システムを変更する必要なく、可変長データ・レコードを受け入れることができる。

平成４年６月１８日

Claims

【特許請求の範囲】１．パリティ記憶装置と、論理記憶装置を構成するｎ個の順次配列されたデータ記憶装置とからなる論理データ記憶システムを、コンピュータとその論理データ記憶システムとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続して、その論理データ記憶システムを動作させる方法において、様々な仮想トラックの仮想データ・レコードのバイトを上記コンピュータから上記チャネル経由で上記データ記憶システムへ送り、送られた、仮想レコードの上記バイトを上記ｎ個のデータ記憶装置へ順次分配し、送られた各バイトを単一データ記憶装置へ分配しかつ上記ｎ個のデータ記憶装置全部一緒で、上記レコードの全体を構成するバイトを受けさせ、上記ｎ個のデータ記憶装置への、上記仮想レコードのｎ個のバイトの群の分配に応答して、ｎ個の送られたバイトの群のパリティを示すパリティ・バイトを発生させ、上記パリティ・バイトの発生対象であるｎ個のバイトの群の最終バイトの分配と同時に上記パリティ記憶装置へ上記パリティ・バイトを分配し、上記バイトを分配したパリティ記憶装置に、分配した各バイトを書込んで、第１仮想トラックの仮想レコードのバイトを単一論理トラックの交互の、非隣接論理セクタに書込むとともに上記第１仮想トラックのバイトを含まない上記仮想トラックの論理セクタに別の仮想トラックのバイトを含める、ことからなる方法。２．上記仮想レコードの各々が、ギャップで分離された複数のフィールドを含み、また上記論理セクタの各々を、１つの仮想トラックの仮想レコードのバイトを記憶する一方では、別の仮想トラックの仮想レコードのギャップをシミュレートする二重機能に用いる、請求の範囲第１項記載の方法。３．上記仮想トラックの各々が同じ仮想シリンダ上にある、請求の範囲第２項記載の方法。４．上記論理記憶装置が、上記仮想レコードを含む仮想装置の物理特性をエミュレートする、請求の範囲第３項記載の方法。５．論理記憶装置を構成するｎ個の順次配列されたデータ記憶装置とパリティ記憶装置とからなる論理データ記憶システムを、コンピュータとその論理データ記憶システムとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続し、この論理データ記憶システムを動作させる方法において、上記論理記憶システムを動作させて、少なくとも２種類の仮想トラックの、ギャップで分離させた複数フィールドを各々がもつ仮想データ・レコードのバイトを上記チャネル経由で上記コンピュータから受け、受けた、各仮想レコードの上記バイトを上記ｎ個のデータ記憶装置へ順次分配し、送られた各バイトを単一データ記憶装置へ分配しかつ上記ｎ個のデータ記憶装置全部に、上記レコードの全体を構成するバイトを一緒に受けさせ、上記ｎ個のデータ記憶装置への、ｎ個のバイトの群の分配に応答して、仮想レコードのｎ個のバイトからなる各群のパリティを示すパリティ・バイトを発生させ、上記パリティ・バイトを発生させるｎ個のバイトの群の最終バイトの分配と同時に上記パリティ記憶装置へ、発生させた各パリティ・バイトを分配し、上記バイトを分配したパリティ記憶装置に、分配した各バイトを書込んで、第１仮想トラックの仮想レコードのバイトを、上記ｎ個のデータ記憶装置の各々の対応トラックを含む単一論理トラックの複数の、交互配置された非隣接の論理セクタに書込み、上記論理トラックの隣接セクタに様々な仮想トラックからの仮想レコードのバイトを与えるとともに、各論理セクタを、１つの仮想トラックの仮想レコードのデータ・バイトを記憶しかつ別の仮想トラックの別の仮想レコードに対するギャップをシミュレートする二重機能に用いる、ことからなる方法。６．コンピュータと論理データ記憶システムとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置を含んでいて、仮想データ記憶システムをエミュレートするようになっている上記論理データ記憶システムを動作させる方法において、上記論理記憶システムを動作させて上記チャネル経由で上記コンピュータから様々な仮想トラックの仮想レコードのバイトを受け、受けた、各仮想レコードのバイトを上記論理ディスク記憶装置に与え、第１仮想トラックの第１仮想レコードを示す、受けたバイトを、上記論理ディスク記憶装置の単一論理トラックの複数の、交互配置の、非隣接論理セクタへ書込み、別の仮想トラックの別の仮想レコードを示す、受けたバイトを、上記第１論理レコードの論理バイトを含まずまた、上記第１仮想レコードのバイトを含まない上記論理トラックの論理セクタの中間にありかつそれら論理セクタに隣接した上記論理トラックの論理セクタに書込む、ことからなり、上記書込みを、上記論理トラックの隣接セクタが様々な仮想トラックからの様々な仮想レコードのバイトを含むように行う、方法。７．上記各種仮想トラックが、それらを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第６項記載の方法。８．上記論理ディスク装置が、回転同期を維持するためにスピンドル同期させたｎ個のデータ記憶ディスク装置からなり、上記論理ディスク装置へ各仮想レコードのバイトを与えるステップが、上記ｎ個のデータ記憶ディスク装置へ、各仮想レコードの、受けたバイトを順次分配し、単一装置へ、受けた各バイトを分配し、上記ｎ個のデータ記憶ディスク装置全部に、受けた各仮想レコード全体を構成するバイトを一緒に受けさせるステップからなり、上記書込みステップが、上記バイトの分配先である装置に、分配された各バイトを書込むステップからなる、請求の範囲第６項記載の方法。９．更には、上記ｎ個のデータ記憶ディスク装置の各々へのバイトの分配に応答して、上記ｎ個のデータ記憶ディスク装置の各々の受けた上記バイトを示すパリティ・バイトを発生させ、また上記パリティ・バイトをパリティ装置へ書込む、ことを含む、請求の範囲第８項記載の方法。１０．上記仮想レコードが各々、仮想レコードの上記フィールドの各々を、複数のバイト時間を特徴とするギャップで隣接フィールドから分離させて、上記各レコードを含む仮想トラック上で互いに隣接した複数フィールドからなり、上記仮想レコードの各々を上記論理トラックの交互配置セクタに書込み、第１仮想トラックの上記仮想レコードのうち第１仮想レコードに対する上記ギャップを含むバイト時間を、上記第１仮想レコードを含む仮想トラックのバイトを含まず、別の仮想トラックの別の仮想レコードのバイトを含んでいる上記論理トラックの論理セクタでシミュレートする、請求の範囲第６項記載の方法。１１．上記仮想レコードを上記論理トラックに記録して、上記論理トラック上の第１セクタに、第１仮想トラックの第１仮想レコードの第１ギャップ、および第２仮想トラックの第２仮想レコードの第１ギャップに対する情報を含め、上記論理トラック上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トラック上の上記第２セクタに隣接した第３セクタに、上記第１仮想トラックの上記第１仮想レコードのカウント・フィールドを含め、上記論理トラック上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラックの上記第２仮想レコードのカウント・フィールドを含め、上記論理トラックの後続セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードの別のフィールドを含めて、上記第１、第２仮想レコードのフィールドを、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラックの隣接フィールドを含む上記論理トラックに交互配置する、請求の範囲第６項記載の方法。１２．各仮想レコードの少なくとも１つのフィールドを、上記データ・フィールドのバイト数によって長さが決まるデータ・フィールドで構成して、第１仮想レコードのデータ・フィールド長を、別の仮想レコードのデータ・フィールド長と相違させ、また、仮想レコードのデータ・フィールドのバイトを、上記データ・バイトを書込むのに必要な論理セクタ数を上記仮想データ・フィールドのバイト数によって決定して、論理レコードの上記論理セクタに書込む、請求の範囲第１０項記載の方法。１３．コンピュータと論理データ記憶システムとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置を含んでいて、仮想データ記憶システムをエミュレートするようになっている上記論理データ記憶システムを動作させる方法において、上記論理記憶システムを動作させて上記チャネル経由で上記コンピュータから様々な仮想トラックの仮想レコードのバイトを、ギャップで分離された複数のフィールドを有するレコードとともに受け、受けた、各仮想レコードのバイトを上記論理ディスク記憶装置に与え、上記仮想レコードを示す、受けたバイトを、上記論理ディスク装置の単一論理トラックの様々な論理セクタに書込み、各論理セクタを、上記仮想トラックのうちの１つのトラックの仮想レコードのバイトを記憶するとともに、別の仮想トラックの仮想レコードに対するギャップをシミュレートする二重機能に用いる、方法。１４．第１仮想トラックの第１仮想レコードを示す、受けたバイトを上記論理ディスク装置の上記単一論理トラックの、複数の交互配置の、非隣接論理セクタに書込み、また別の仮想トラックの別の仮想レコードを示すバイトを上記第１仮想レコードのバイトを含まない上記仮想トラックの論理セクタに書込むように上記書込みを行い、更に、上記論理トラックの隣接セクタに上記各種仮想トラックからの各種仮想レコードのバイトを含めるように上記書込みを行う、請求の範囲第１３項記載の方法。１５．上記各種仮想トラックが、上記仮想トラックを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第１４項記載の方法。１６．上記論理ディスク装置が、回転同期を維持するためにスピンドル同期させたｎ個のデータ記憶ディスク装置からなり、上記論理ディスク装置へ各仮想レコードのバイトを与えるステップか、上記ｎ個のデータ記憶ディスク装置へ、各仮想レコードの、受けたバイトを順次分配し、単一装置へ、受けた各バイトを分配し、上記ｎ個のデータ記憶ディスク装置全部に、受けた各仮想レコード全体を構成するバイトを一緒に受けさせるステップからなり、上記書込みステップが、上記バイトの分配先である装置に、分配された各バイトを書込むステップからなる、請求の範囲第１４項記載の方法。１７．上記仮想レコードが各々、仮想レコードの上記フィールドの各々を、複数のバイト時間を特徴とするギャップで隣接フィールドから分離させて、上記各レコードを含む仮想トラック上で互いに隣接した複数フィールドからなり、上記仮想レコードの各々を上記論理トラックの交互配置セクタに書込み、第１仮想トラックの上記仮想レコードのうち第１の仮想レコードに対する上記ギャップを示すバイト時間を、上記第１仮想レコードのバイトを含まない論理トラックのセクタでシミュレートする、請求の範囲第１３項記載の方法。１８．上記仮想レコードを上記論理トラックに記録して、上記論理トラック上の第１セクタに、第１仮想トラックの第１仮想レコードの第１ギャップ、および第２仮想トラックの第２仮想レコードの第１ギャップに対する情報を含め、上記論理トラック上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トラック上の上記第２セクタに隣接した第３セクタに、上記第１仮想トラックの上記第１仮想レコードのカウント・フィールドを含め、上記論理トラック上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラックの上記第２仮想レコードのカウント・フィールドを含め、上記論理トラックの別の後続、非隣接セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードの別のフィールドを含めて、上記第１、第２仮想レコードのフィールドを、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラックの隣接フィールドを含む上記論理トラックに交互配置する、請求の範囲第１７項記載の方法。１９．各仮想レコードの少なくとも１つのフィールドを、上記データ・フィールドのバイト数によって長さが決まるデータ・フィールドで構成して、第１仮想レコードのデータ・フィールド長を、別の仮想レコードのデータ・フィールド長と相違させ、また、仮想レコードのデータ・フィールドのバイトを、上記データ・バイトを書込むのに必要な論理セクタ数を上記仮想データ・フィールドのバイト数によって決定して、論理レコードの上記論理セクタに書込む、請求の範囲第１３項記載の方法。２０．コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置を含んでいて、仮想データ記憶システムをエミユレートするようになっている上記論理データ記憶システムを動作させる方法において、上記仮想データ記憶システムの仮想シリンダの仮想トラック対を上記論理ディスク記憶装置の論理シリンダの単一論理トラックに割当て、上記仮想トラック上の仮想レコードのバイトを上記論理装置によって記憶させ、この場合、上記仮想トラック対の各々を同じ仮想シリンダ上におき、また各仮想トラック対を上記論理トラックのうちの別のトラックに割当て、アップデートしたデータ・バイトを上記論理装置の割当てられた論理トラックに書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記論理装置へ上記コンピュータから与え、上記アップデートしたデータ・バイトを書込む場合の上記第１仮想レコードに対する上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させて、上記第１仮想レコードを含む、上記論理トラックの領域を識別し、上記論理装置が上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時論理ディスク装置から上記コンピュータヘ指令を送り、上記コンピュータから上記チャネル経由で上記論理ディスク装置へ上記第１仮想レコードのアップデートしたバイトを与え、上記第１仮想レコードを含む上記識別された論理トラックの位置へ上記第１仮想レコードの、上記の与えられた、アップデート済みバイトを書き込んで、上記第１仮想レコードの上記アップデート済みバイトを上記論理ディスク装置の上記割り当てられた論理ディスクの複数の交互配置の、非隣接セクタに書き込み、上記第仮想レコードを含む同じ対の仮想トラックの、別の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタの中間にありしかもそれら論理セクタに隣接している、上記論理トラックの論理セクタに書き込んで、上記論理トラックの隣接セクタに、単一仮想シリンダの上記仮想トラック対からの各種仮想レコーのバイトを含める、ことからなる方法。２１．上記レコードの上記バイトが上記レコードのデータ・フィールド長を指定する情報を含み、また各仮想レコードの上記バイトを、かかる各仮想レコードを構成するすべてのバイトを記憶するのに必要な論理セクタと個数が等しい複数の論理セクタに書き込む、請求の範囲第２０項記載の方法。２２．上記論理装置が制御器と論理物理ディスク装置とからなり、上記制御器は上記論理装置が上記コンピュータからの上記バイトを受けるとこれに応動して固定長セクタ・フォーマットの指令を上記物理ディスク装置へ与えて、上記コンピュータから受けた仮想レコードの各バイトの書込み対象である上記物理ディスク装置の論理セクタを制御する、請求の範囲第２１項記載の方法。２３．上記論理装置の動作を制御するために上記コンピュータが上記論理装置へ与えた上記指令が、上記コンピュータからの同じ指令の受信に応答して上記論理装置が行う動作に対応した動作を制御するために仮想システムに上記コンピュータが送る指令と同一である、請求の範囲第２２項記載の方法。２４．可変長データ・フィールドを持つレコードをサポートできる大容量のベンダー特有の仮想データ記憶ディスク駆動システムの物理特性および動作特性をエミュレートする論理データ記憶システムであって、コンピュータとその論理データ記憶システムとの間でデータ交換するデータ・チャネルを介して上記コンピュータと接続された論理データ記憶装置を形成するように構成された複数のｎ個の順次配列された工業規格品ディスク駆動装置からなる論理データ記憶システムを動作させる方法において、上記コンピュータを動作させて上記大容量ベンダー特有仮想ディスク駆動装置の標準指令のみを上記論理システムに与え、上記標準指令の受信に応答して上記論理システムを動作させて、上記論理記憶装置に書込まれる仮想レコードの物理サイズか可変長でよい上記順次配列された工業規格品ディスク駆動装置の標準指令、ギャップおよび固定長データ・フィールドのみを用いて、上記大容量ベンダー特有仮想ディスク駆動装置の指令バイト、ギャップおよび可変長データ・フィールドをエミュレートする、ことからなる方法。２５．上記のエミュレートした仮想ディスク装置の物理サイズと、上記論理記憶装置を構成する工業規格品物理ディスク駆動装置に書込まれる論理セクタのサイズとの間に対応がない、請求の範囲第２４項記載の方法。２６．上記のエミュレートした仮想ディスク駆動装置に通常書込まれる仮想レコードに対して上記論理記憶装置によってキイ・フィールドまたはデータ・フィールドを書込むことができる、請求の範囲第２４項記載の方法。２７．上記論理記憶装置が、上記エミユレートした仮想ディスク駆動装置の平均ダウンタイムを越えた、上記論理装置の平均ダウンタイムを決めるパリティ・ディスク駆動装置を含む、請求の範囲第２４項記載の方法。２８．更に、上記仮想データ記憶システムの仮想シリンダの仮想トラック対を上記論理ディスク記憶装置の論理シリンダの単一論理トラックに割当て、上記仮想トラック上の仮想レコードのバイトを上記論理装置によって記憶させ、この場合、上記仮想トラック対の各々を同じ仮想シリンダ上におき、また各仮想トラック対を上記論理トラックのうちの別のトラックに割当て、データ・バイトを上記論理装置の割当てられた論理トラックに書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記論理装置へ上記コンピュータから与え、上記のデータ・バイトを書込む場合の上記第１仮想レコードに対する上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させ、上記第１仮想レコードの上記バイトを書込む、上記論理トラックの領域を識別し、上記論理装置が上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時論理ディスク装置から上記コンピュータヘ指令を送り、上記第１仮想レコードの書込むべき上記バイトを上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与え、上記第１仮想レコードの上記バイトの書込み対象の、上記識別された論理トラックの位置へ上記第１仮想レコードの上記与えられたバイトを書き込んで、上記第１仮想レコードの上記バイトを、上記論理ディスク装置の上記割り当てられた論理ディスクの複数の交互配置の、非隣接セクタに書き込み、上記第１仮想レコードを含む同じ対の仮想トラックの、別の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタの中間にありしかもそれら論理セクタに隣接している、上記論理トラックの論理セクタに書き込んで、上記論理トラックの隣接セクタに、単一仮想シリンダの上記仮想トラック対からの各種仮想レコードのバイトを含める、ことからなる方法。２９．上記論理装置のシリンダ内でのヘッド切替えを、上記論理装置を構成する記録媒体の性能ロスあるいは回転逸失を伴わずに行う、請求の範囲第２４項記載の方法。３０．上記論理装置に記憶した仮想レコードのアップデートを、上記論理装置への書込み動作の際に、上記論理装置を構成する工業規格品ディスク駆動装置において直接行う、請求の範囲第２４項記載の方法。３１．上記論理装置による全ての読出し、書込み動作を上記チャネルに同期化した上記論理装置を構成する上記工業規格品ディスク駆動装置で行う、請求の範囲第２４項記載の方法。３２．上記論理装置の１つの論理トラックに上記仮想システムの多数の仮想トラックを含められている、請求の範囲第２４項記載の方法。３３．上記論理装置内における単一シリンダ・シーク動作の発注を、上記論理装置の１つの論理トラックに含めた多数の仮想トラック個数によって、上記仮想システムが必要とするシーク動作の回数より少なくする、請求の範囲第２４項記載の方法。３４．上記コンピュータからの指令の、上記論理装置による受信に応答して上記論理装置が横断する物理シリンダの、上記仮想システムとの対比での実際個数を、上記論理装置の１つの論理トラックに含まれる仮想トラックの個数を上記論理装置の論理トラックの個数で除算することによって決める、請求の範囲第２４項記載の方法。３５．より高速のチャネル・データ転送速度を、キャッシュ・ディスク制御装置がなくとも上記論理装置によってサポートすることができる、請求の範囲第２４項記載の方法。３６．コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理データ記憶システムにおいて、パリティ記憶装置と、論理記憶装置を構成するｎ個の順次配列されたデータ記憶装置と、各種仮想トラックの仮想データ・レコードのバイトを上記コンピュータから上記チャネル経由で受ける手段と、仮想レコードの、受信した上記バイトを上記ｎ個のデータ記憶装置へ順次分配する手段であって、受けた各バイトを単一装置へ分配し、上記ｎ個の記憶装置全部により、上記レコード全体を構成するバイトを一緒に受けるようにした手段と、上記仮想レコードのバイトｎ個からなるバイト群の、上記ｎ個の記憶装置への分配に応答して、受けたｎ個のバイトからなるバイト群のパリティを示すパリティ・バイトを発生させる手段と、上記パリティ・バイトの発生対象であるｎ−バイト群の最終バイトの分配と同時に上記パリティ装置へ上記パリティ・バイトを分配する手段と、分配した各バイトを、上記バイトの分配先である記憶装置へ書込む手段であって、第１仮想トラックの仮想レコードのバイトを単一論理トラックの交互配置の、隣接した論理セクタに書込み、かつ上記第１仮想トラックのバイトを含まない上記論理トラックの論理セクタに別の仮想トラックのバイトを含める手段と、からなるシステム。３７．上記各仮想レコードが、上記仮想レコードがギャップで分離された複数フィールドを含み、また上記各セクタを、１つの仮想トラックの仮想レコードのバイトを記憶する一方で別の仮想トラックの仮想レコードのギャップをシミュレートする二重機能に用いる、請求の範囲第３６項記載のシステム。３８．上記各仮想トラックが同じ仮想シリンダ上にある、請求の範囲第３７項記載のシステム。３９．上記論理装置が、上記仮想レコードを含む仮想装置の物理特性をエミュレートする、請求の範囲第３８項記載のシステム。４０．コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理データ記憶システムにおいて、論理記憶装置とパリティ記憶装置とを形成するｎ個の順次配列したデータ記憶装置と、少なくとも２種類の仮想トラックの、各々がギャップで分離された複数のフィールドをもつ仮想データ・レコードのバイトを、上記チャネル経由で上記コンピュータから受ける手段と、各仮想レコードの、受けたバイトを上記順次配列したｎ個のデータ記憶装置に順次分配して、受け取った各バイトを単一装置へ分配し、また上記ｎ個のデータ記憶装置全部に、上記仮想レコード全体を構成するバイトを一緒に受けさせ、上記ｎ個のデータ記憶装置への、上記ｎ−バイト群の分配に応答して仮想レコードの、受けたｎ個のバイトを含む各群のパリティを示すパリティ・バイトを発生させる手段と、それから上記パリティ・バイトを発生するｎ−バイト群の最終バイトの分配と同時に上記パリティ記憶装置に、発生させた各パリティ・バイトを分配する手段と、上記バイトの分配対象であるパリティ記憶装置へ、分配された各バイトを書き込み、第１仮想トラックの仮想レコードのバイトを、上記ｎ個の各々の対応トラックを構成する単一論理トラックの複数の交互配置の、非隣接論理セクタに書き込み、上記論理セクタの隣接セクタに、各種仮想トラックからの仮想レコードを含め、また各論理セクタを、１つの仮想トラックの仮想レコードのデータ・バイトを記憶するとともに、別の仮想トラックの別の仮想レコードに対するギャップをシミュレートする二重機能に用いる手段と、からなるシステム。４１．仮想データ記憶システムをエミュレートするように構成した論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータと接続された論理ディスク記憶装置と、上記チャネル経由で上記コンピュータから各種仮想トラックの仮想レコードのバイトを受ける手段と、各仮想レコードの、受けたバイトを上記論理ディスク装置へ与える手段と、第１仮想トラックの第１仮想レコードを示す、受けたバイトを、上記仮想ディスク装置の単一論理トラックの複数の、交互配置した非隣接の論理セクタへ書込む手段と、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタどうしの中間にありかつそれらに隣接した上記論理トラックの論理セクタに、別のトラックの別の仮想レコードを示す、受けたバイトを書込んで、上記論理トラックの隣接セクタに、上記各種仮想トラックからの各種仮想レコードのバイトを含める手段と、からなるシステム。４２．上記各種仮想トラックが、上記仮想トラックを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第４１項記載のシステム。４３．上記論理ディスク装置が、回転同期を維持するようにスピンドル同期させたｎ個の各種データ記憶ディスク装置からなり、上記の、受けたバイトを与える手段が、上記ｎ個のデータ記憶装置へ各仮想レコードの、受けたバイトを順次分配して、各受けたバイトを単一装置へ分配し、上記ｎ個のデータ記憶装置全部に、各受けた仮想レコード全体を構成するバイトを一緒に受けさせる手段を含み、上記書込み手段が、上記バイトの分配対象である装置へ各分配バイトを書込む手段を含んでいる、請求の範囲第４１項記載のシステム。４４．更に、上記ｎ個のデータ記憶装置の各々へのバイト分配に応答して上記ｎ個のデータ記憶装置の各々によって受けられた上記バイトを示すパリティ・バイトを発生させる手段を含んでいる、請求の範囲第４３項記載のシステム。４５．上記各仮想レコードが上記各レコードを含む仮想トラック上で互いに隣接した複数フィールドからなり、仮想レコードの上記フィールドの各々が、複数のバイト時間を特徴とするギャップによって隣接フィールドから分離されており、上記仮想レコードの各々を上記論理レコードの交互のセクタに書込んで、第１仮想トラックの上記仮想レコードのうちの第１レコードに対する上記ギャップを構成するバイト時間を、上記第１仮想レコードを含まない仮想レコードのバイトを含まないが、別の仮想トラックの別の仮想レコードのバイトを含む上記論理トラックの論理セクタによってシミュレートする、請求の範囲第４１項記載のシステム。４６．上記仮想レコードの、上記論理トラックヘの書込みを行うのに、上記論理トラック上の第１セクタに、第１仮想トラックの第１仮想レコードの第１ギャップと、第２仮想トラックの第２仮想レコードの第１ギャップに対する情報を含め、上記論理トラック上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トラック上の上記第２セクタに隣接した第３セクタに、上記第１仮想トラックの上記第１仮想レコードのカウント・フィールドを含め、上記論理トラック上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラックの上記第２仮想レコードのカウント・フィールドを含め、上記論理トラックの後続セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードのその他のフィールドを含めて、上記第１、第２仮想レコードのフィールドを上記論理トラックの上で、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラックの隣接フィールドと交互に配置する、請求の範囲第４１項記載のシステム。４７．各仮想レコードの少なくとも１つのフィールドが、その中のバイト数によって決まる長さのデータ・フィールドを含んで、第１仮想レコードのデータ・フィールド長を別の仮想レコードのデータ・フィールド長と相違させることができ、また更に、論理レコードの上記論理セクタに、仮想レコードのデータ・フィールドのバイトを、論理セクタの個数を上記仮想データ・フィールド内のバイト数で決めて書込む手段を有してなる、請求の範囲第４５項記載のシステム。４８．仮想データ記憶システムをエミュレートするようになっている論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク装置を含んでおり、更に、各種仮想トラックの、ギャップによって分離させた複数のフィールドをもつ仮想レコードのバイトを上記チャネル経由で上記コンピュータから受ける手段と、各仮想レコードの、受けたバイトを上記論理ディスク装置に与える手段と、上記仮想レコードを示す、受けたバイトを上記論理ディスク装置の単一論理トラックの各種論理セクタに書込んで、各論理セクタを、上記仮想トラックのうちの１つの仮想レコードのバイトを記憶し、かつ別の仮想トラックの仮想記録に対するギャップをシミュレートする二重機能に用いる手段とを含む、システム。４９．上記書込みによって、第１仮想トラックの第１仮想レコードを示す、受けたバイトを、上記論理ディスク装置の上記単一論理トラックの複数の交互配置された、非隣接論理セクタに書込み、かつ別の仮想トラックの別の仮想レコードを示すバイトを上記第１仮想レコードのバイトを含まない上記論理トラックの論理セクタに書込む、請求の範囲第４８項記載のシステム。５０．上記各種仮想トラックが、上記仮想トラックを含む仮想ディスク装置の同じ仮想シリンダ上にある、請求の範囲第４９項記載のシステム。５１．上記論理ディスク装置が、回転同期を維持するようにスピンドル同期させたｎ個の各種データ記憶ディスク装置からなり、上記の、受けたバイトを与える手段が、上記ｎ個のデータ記憶装置へ各仮想レコードの、受けたバイトを順次分配して、受けた各バイトを単一装置へ分配し、上記ｎ個のデータ記憶装置全部に、受けた各仮想レコード全体を構成するバイトを一緒に受けさせる手段を含み、上記書込み手段が、上記バイトの分配対象である装置へ各分配バイトを書込む手段を含んでいる、請求の範囲第４９項記載のシステム。５２．上記各仮想レコードが上記各レコードを含む仮想トラック上で互いに隣接した複数フィールドからなり、仮想レコードの上記フィールドの各々が、複数のバイト時間を特徴とするギャップによって隣接フィールドから分離されており、上記仮想レコードの各々を上記論理レコードの交互の論理セクタに書込んで、第１仮想トラックの上記仮想レコードのうちの第１レコードに対する上記ギャップを示すバイト時間を、上記第１仮想レコードのバイトを含まない上記論理トラックの論理セクタによってエミュレートする、請求の範囲第４８項記載のシステム。５３．上記仮想レコードの、上記論理トラックヘの記録を行うのに、上記論理トラック上の第１セクタに、第１仮想トラックの第１仮想レコードの第１ギャップと、第２仮想トラックの第２仮想レコードの第１ギャップに対する情報を含め、上記論理トラック上の上記第１セクタに隣接した第２セクタに、上記第１、第２の仮想レコード双方のホーム・アドレス情報を含め、上記論理トラック上の上記第２セクタに隣接した第３セクタに、上記第１仮想トラックの上記第１仮想レコードのフィールドを含め、上記論理トラック上の上記第３セクタに隣接した第４セクタに、上記第２仮想トラックの上記第２仮想レコードのフィールドを含め、上記論理トラックの交互の後続かつ非隣接セクタに、上記第１、第２の仮想トラックの上記第１、第２の仮想レコードを含む仮想レコードのその他のフィールドを含めて、上記第１、第２の仮想レコードのフィールドを上記論理トラックの上で、様々な仮想トラックの仮想レコードのバイトを含む上記論理トラックの隣接フィールドと交互に配置する、請求の範囲第５２項記載のシステム。５４．各仮想トラックの少なくとも１つのフィールドが、その中のバイト数によって決まる長さのデータ・フィールドを含んで、第１仮想レコードのデータ・フィールド長を別の仮想レコードのデータ・フィールド長と相違させることができ、また更に、仮想レコードのデータ１フィールドのバイトを、上記データ・バイトの書込みに必要な論理セクタ個数を上記仮想データ・フィールド内のバイト数で決まる個数の、論理レコードのセクタに書込む手段を有してなる、請求の範囲第４８項記載のシステム。５５．仮想データ記憶システムをエミュレートする論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置と、上記仮想データ記憶システムの仮想シリンダの仮想トラックの対を上記仮想トラック上の仮想レコードのバイトを上記論理ディスク記憶装置によって記憶するために上記論理ディスク記憶装置の論理シリンダの単一論理トラックに割当てるが、この割当てを、上記各対の仮想トラックを同じ仮想シリンダ上におきかつ各対の仮想トラックを上記仮想トラックのうち別のトラックに割当てて行う手段と、上記論理装置の、割当てられた論理トラックヘ、アップデートしたデータ・バイトを書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記コンピュータから上記論理装置へ与える手段と、上記アップデート済みデータ・バイトを書込んで上記第１仮想レコードを含む上記論理トラックの領域を識別する場合の上記第１仮想レコードの上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させ石手段と、上記論理装置が、上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時に指令を論理装置から上記コンピュータヘ送る手段と、上記第１仮想レコードの上記アップデート済みバイトを上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与える手段と、上記第１仮想レコードを含む上記の識別された論理トラックの場所に上記第１仮想レコードの、上記厚えられたアップデート済みバイトを書込み、この書込みで、上記第１仮想レコードの上記アップデート済みバイトを、上記論理ディスク装置の上記割当てた論理トラックの複数の交互配置の、非隣接論理セクタに書込む手段と、上記仮想レコードを含む同一対の仮想トラックの、他の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタどうしの中間にあり、かつそれらに隣接した、上記論理トラックの論理セクタに書込み、この書込みで、上記仮想トラックの隣接したセクタに、単一仮想シリンダの、上記対の仮想トラックからの様々な仮想レコードのバイトを含める手段と、からなるシステム。５６．上記仮想レコードの上記バイトが、上記仮想レコードのデータ・フィールド長を指定する情報を含み、また各仮想レコードの上記バイトを、かかる各仮想レコードを構成する全てのバイトを記憶するのに必要な個数に等しい複数の論理セクタに書込む、請求の範囲第５５項記載のシステム。５７、上記論理装置か制御器と、論理物理ディスク装置とを含み、また上記制御器が上記コンピュータからの上記バイトの、上記論理装置による受信に応答して、上記物理ディスク装置へ固定長のセクタ・フォーマットの指令を与えて、上記コンピュータから受けた仮想レコードの各バイトを書込む上記物理ディスク装置の論理セクタを制御する、請求の範囲第５６項記載のシステム。５８．上記論理装置の動作を制御するために上記コンピュータから上記論理装置へ与えられる上記指令が、上記コンピュータからの同じ指令の受信に応答して上記論理装置の行う動作に対応した動作を制御するために上記コンピュータが仮想システムに送る指令と同じである、請求の範囲第５７項記載のシステム。５９．可変長のデータ・フィールドをもつレコードをサポートすることのできる大容量ベンダー特有仮想データ記憶システムの物理、動作特性をエミュレートするように構成された論理データ記憶システムにおいて、コンピュータとの間でデータ交換を行うデータ・チャネルを介して上記コンピュータに接続された論理ディスク記憶装置を形成するように配列された複数のｎ個の順次配列された工業規格品のディスク駆動装置と、上記コンピュータを動作させて上記論理システムに、上記ベンダー特有仮想ディスク駆動装置の標準指令のみを与える手段と、上記標準指令の受信に応答して上記論理システムを動作させて、上記論理記憶装置へ書込んだ仮想レコードの物理サイズが可変長でよい上記順次配列された工業規格品ディスク駆動装置の標準指令、ギャップおよび固定長データ・フィールドのみを用いて上記ベンダー特有の仮想ディスク駆動装置の指令バイト、ギャップおよび可変長データ・フィールドをエミュレートする手段と、からなるシステム。６０．上記エミュレートされる仮想ディスク駆動装置へ書込まれた上記仮想レコードの物理サイズと、上記論理記憶装置を構成する物理工業規格品ディスク駆動装置に書込まれる論理セクタのサイズとの間に対応がない、請求の範囲第５９項記載のシステム。６１．上記エミュレートされる仮想ディスク駆動装置へ通常書込まれる仮想レコードに対する論理レコード装置によってキイ・フィールドまたはデータ・フィールドを書込むことができる、請求の範囲第５９項記載のシステム。６２．上記論理記憶装置が、上記エミュレートされる仮想ディスク駆動装置の平均ダウンタイムを越える、上記論理装置の平均ダウンタイムを決めるパリティ・ディスク駆動装置を含んでいる、請求の範囲第５９項記載のシステム。６３．上記仮想システムの仮想シリンダの仮想トラックの対を上記記憶装置の論理シリンダの単一論理トラックに割当てて上記仮想トラック上に仮想レコードのバイトを上記論理装置によって記憶させる場合に、この割当てを、上記仮想トラック対の各々を同じ仮想シリンダ上におきかつ各対の仮想トラックを上記論理トラックのうち別の仮想トラックに割当てて行う手段と、データ・バイトを、上記論理装置の、割当てられた論理トラックに書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記コンピュータから上記論理装置へ与える手段と、上記論理装置の割当てられた論理トラックへデータ・バイトを書込む場合の第１仮想レコードの仮想シリンダ、ヘッドおよびレコード番号を指定する指令を上記コンピュータから上記論理装置へ与える手段と、上記データ・バイトを書込んで上記第１仮想レコードのバイトを書込む上記論理トラックの領域を識別する場合の上記第１仮想レコードの上記仮想シリンダ、ヘッドおよびレコード番号を指定する上記指令の受信に応答して上記論理装置を動作させる手段と、上記論理装置が、上記論理トラック上の上記第１仮想レコードに対応する動作位置にある時に指令を論理装置から上記コンピュータヘ送る手段と、上記第１仮想レコードの、書込むべきバイトを上記コンピュータから上記チャネル経由で上記論理ディスク装置へ与える手段と、上記第１仮想レコードを書込む上記の識別された論理トラックの場所に上記第１仮想レコードの、上記の、与えられたバイトを書込み、この書込みで、上記第１仮想レコードの上記バイトを、上記論理ディスク装置の上記の割当てた論理トラックの複数の交互配置した、非隣接論理セクタに書込む手段と、上記仮想レコードを含む同一対の仮想トラックの、他の仮想トラックの別の仮想レコードを示す、与えられたバイトを、上記第１仮想レコードのバイトを含まず、また上記第１仮想レコードのバイトを含む上記論理トラックの論理セクタどうしの中間にあり、かつそれらに隣接した、上記論理トラックの論理セクタに書込み、この書込みで、上記仮想トラックの隣接したセクタに、単一仮想シリンダの、上記対の仮想トラックからの様々な仮想レコードのバイトを含める手段と、からなるシステム。６４．上記論理装置のシリンダ内におけるヘッド切替えを、上記論理装置を構成する記録媒体の性能ロスあるいは回転逸失を伴わずに行う、請求の範囲第５９項記載のシステム。６５．上記論理装置に記憶した仮想レコードのアップデートを、上記論理装置への書込みの際に、上記論理装置を構成する上記の工業規格品ディスク駆動装置において直接行う、請求の範囲第５９項記載のシステム。６６．上記論理装置による全ての読出しおよび書込み動作を、上記チャネルに同期化させた上記論理装置を構成する上記工業規格品ディスク駆動装置で行う、請求の範囲第５９項記載のシステム。６７．上記仮想システムの多数の仮想トラックを上記論理装置の１つの論理トラックに含めた、請求の範囲第５９項記載のシステム。６８．上記論理装置内における単一シリンダ・シーク動作の発生を、上記仮想システムが必要とするシーク動作回数よりも、上記論理装置の１つの論理トラックに含まれる多数の仮想トラックの個数だけ減らした、請求の範囲第５９項記載のシステム。６９．上記論理装置による、仮想トラックからの指令の受信に応答して上記論理装置が横断する物理シリンダの、上記仮想システムとの対比での実際個数を、上記論理装置の１つの論理トラックに含まれる仮想トラックの個数を上記論理装置上の論理トラックの個数で除算して決める、請求の範囲第５９項記載のシステム。７０．より高速のチャネル転送速度を、キャッシュ・ディスク制御装置がなくとも土記論理装置によってサポートでき、またデータ転送を、上記チャネルの速度性能のみによって制限した速度で上記システムにより行うことができる、請求の範囲第５９項記載のシステム。