JPH0547513A - 積層型バリスタの製造方法 - Google Patents
積層型バリスタの製造方法Info
- Publication number
- JPH0547513A JPH0547513A JP3224848A JP22484891A JPH0547513A JP H0547513 A JPH0547513 A JP H0547513A JP 3224848 A JP3224848 A JP 3224848A JP 22484891 A JP22484891 A JP 22484891A JP H0547513 A JPH0547513 A JP H0547513A
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- JP
- Japan
- Prior art keywords
- sintered body
- container
- glass
- varistor
- oxygen
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- Granted
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- Thermistors And Varistors (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】
【目的】 焼結体にガラス膜をコーティング処理する際
の酸素の離脱を防止して漏れ電流を低減できる積層型バ
リスタの製造方法を提供する。 【構成】 半導体セラミックス層２と内部電極３とを交
互に積層した後一体焼結して焼結体４を形成する。次に
焼結体４をガラス粉末とともに容器内に収容し、該容器
を回転させつつ上記ガラスの軟化点以上の温度で加熱処
理することによって上記焼結体４の外表面部分にガラス
膜６を形成して積層型バリスタ１を製造する。この場
合、上記容器内の酸素分圧を20％以上に保持する。
の酸素の離脱を防止して漏れ電流を低減できる積層型バ
リスタの製造方法を提供する。 【構成】 半導体セラミックス層２と内部電極３とを交
互に積層した後一体焼結して焼結体４を形成する。次に
焼結体４をガラス粉末とともに容器内に収容し、該容器
を回転させつつ上記ガラスの軟化点以上の温度で加熱処
理することによって上記焼結体４の外表面部分にガラス
膜６を形成して積層型バリスタ１を製造する。この場
合、上記容器内の酸素分圧を20％以上に保持する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタの製造方法に関し、特に焼結
体にガラス膜をコーティングする際の酸素の離脱を防止
でき、ひいては漏れ電流を低減できるようにした製造方
法に関する。
て機能する積層型バリスタの製造方法に関し、特に焼結
体にガラス膜をコーティングする際の酸素の離脱を防止
でき、ひいては漏れ電流を低減できるようにした製造方
法に関する。
【０００２】
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く使
用されている。このようなバリスタの電気的特性は、Ｉ
／ｉ＝（Ｖ／Ｖi ）a で表される。上記Ｉは素子に流れ
る電流，Ｖは印加電圧，Ｖi は素子にｉＡの電流が流れ
たときの端子間電圧で、通常１mAの値をとりバリスタ電
圧Ｖ1mA と称されている。また、上記ａは電圧非直線係
数であり、バリスタを電気回路に組み込んだ際に電圧が
いかに制御されるかを示すもので、このａ値が大きいほ
ど電圧制御に優れている。また近年、通信機器等の電子
機器の分野においては、小型化，電子部品のＩＣ化，集
積化が進んでおり、これに伴ってバリスタにおいても実
装密度の向上を図るための超小型化，あるいは低電圧化
の要求が強くなっている。このような要求に対応するも
のとして、従来、ディスク型に代わる積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参照)
。この積層型バリスタによれば、半導体セラミックス
層の結晶粒子を巨大に成長させることなく内部電極間の
粒界数を小さくすることが可能であることから、動作電
圧の低電圧化が実現でき、小型化にも対応できる。とこ
ろで、上記積層型バリスタは、酸化亜鉛を主成分とする
半導体セラミックスを高温焼成してなる焼結体から構成
されていることから、半田付け時のフラックスや還元性
雰囲気等により上記焼結体の表面が還元され易く、その
結果表面電流が流れ易くなって漏れ電流が増大するとい
う問題がある。このような漏れ電流を低減するために、
従来、上記焼結体の外表面にガラス膜をコーティングす
ることが提案されている（例えば、特願平１-313904 号
参照) 。これは、焼結体とガラス粉末とを耐熱性容器内
に収容し、この容器を回転させながら上記ガラス粉末の
軟化点以上の温度に加熱処理することによって、このガ
ラス粉末を焼結体の表面部分に浸透拡散させる方法であ
る。このガラス膜により湿度等に対する耐環境特性を向
上でき、半田付け時のフラックスや還元性雰囲気等によ
る漏れ電流を抑制でき、さらにはサージ耐量を向上でき
る。
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く使
用されている。このようなバリスタの電気的特性は、Ｉ
／ｉ＝（Ｖ／Ｖi ）a で表される。上記Ｉは素子に流れ
る電流，Ｖは印加電圧，Ｖi は素子にｉＡの電流が流れ
たときの端子間電圧で、通常１mAの値をとりバリスタ電
圧Ｖ1mA と称されている。また、上記ａは電圧非直線係
数であり、バリスタを電気回路に組み込んだ際に電圧が
いかに制御されるかを示すもので、このａ値が大きいほ
ど電圧制御に優れている。また近年、通信機器等の電子
機器の分野においては、小型化，電子部品のＩＣ化，集
積化が進んでおり、これに伴ってバリスタにおいても実
装密度の向上を図るための超小型化，あるいは低電圧化
の要求が強くなっている。このような要求に対応するも
のとして、従来、ディスク型に代わる積層型バリスタが
提案されている（例えば、特公昭58-23921号公報参照)
。この積層型バリスタによれば、半導体セラミックス
層の結晶粒子を巨大に成長させることなく内部電極間の
粒界数を小さくすることが可能であることから、動作電
圧の低電圧化が実現でき、小型化にも対応できる。とこ
ろで、上記積層型バリスタは、酸化亜鉛を主成分とする
半導体セラミックスを高温焼成してなる焼結体から構成
されていることから、半田付け時のフラックスや還元性
雰囲気等により上記焼結体の表面が還元され易く、その
結果表面電流が流れ易くなって漏れ電流が増大するとい
う問題がある。このような漏れ電流を低減するために、
従来、上記焼結体の外表面にガラス膜をコーティングす
ることが提案されている（例えば、特願平１-313904 号
参照) 。これは、焼結体とガラス粉末とを耐熱性容器内
に収容し、この容器を回転させながら上記ガラス粉末の
軟化点以上の温度に加熱処理することによって、このガ
ラス粉末を焼結体の表面部分に浸透拡散させる方法であ
る。このガラス膜により湿度等に対する耐環境特性を向
上でき、半田付け時のフラックスや還元性雰囲気等によ
る漏れ電流を抑制でき、さらにはサージ耐量を向上でき
る。
【０００３】
【発明が解決しようとする課題】ところが、上記従来の
製造方法による積層型バリスタでは、ガラス膜をコーテ
ィングしても漏れ電流が生じるという問題がある。
製造方法による積層型バリスタでは、ガラス膜をコーテ
ィングしても漏れ電流が生じるという問題がある。
【０００４】本発明は上記従来の状況に鑑みてなされた
もので、焼結体にガラスコーティング処理を施す際の、
酸素の離脱を防止して漏れ電流を低減できる積層型バリ
スタの製造方法を提供することを目的としている。
もので、焼結体にガラスコーティング処理を施す際の、
酸素の離脱を防止して漏れ電流を低減できる積層型バリ
スタの製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】本件発明者らは、上記漏
れ電流の原因として、上記耐熱容器内の酸素分圧に着目
した。即ち、従来上記耐熱性容器には収容物が溢れ出な
い程度の小さな孔が形成されているものの、この孔から
進入する空気だけでは容器内の酸素分圧が熱処理中に低
下し、これにより焼結体の結晶粒界に吸着していた酸素
が離脱し、その結果上記漏れ電流が生じるものと考えれ
る。そこでガラスコーティング処理中における容器内の
酸素分圧を測定し、この酸素分圧の変化と熱処理後の試
料の漏れ電流との関係を調べたところ、上記容器内の酸
素分圧が20％を下回った場合の試料は、漏れ電流が急激
に増大していることが判明した。一方、上記酸素分圧が
20％を越えた場合の試料はいずれも漏れ電流がほとんど
生じていないことが判明した。このことから容器内の酸
素分圧を規定することによって焼結体の酸素の離脱を防
止できることに想到し、本発明を成したものである。そ
こで本発明は、半導体セラミックス層と内部電極とを交
互に積層した後一体焼結して焼結体を形成し、該焼結体
をガラス粉末とともに容器内に収容し、該容器を回転さ
せつつ上記ガラスの軟化点以上の温度で加熱処理するこ
とにより、上記焼結体の外表面部分にガラス膜を形成す
るようにした積層型バリスタの製造方法において、上記
容器内の酸素分圧を20％以上に保持したことを特徴とし
ている。ここで、容器内の酸素分圧の設定は、焼成炉の
炉心管から供給される酸素と窒素との混合ガスの供給量
を調整することにより実現できる。
れ電流の原因として、上記耐熱容器内の酸素分圧に着目
した。即ち、従来上記耐熱性容器には収容物が溢れ出な
い程度の小さな孔が形成されているものの、この孔から
進入する空気だけでは容器内の酸素分圧が熱処理中に低
下し、これにより焼結体の結晶粒界に吸着していた酸素
が離脱し、その結果上記漏れ電流が生じるものと考えれ
る。そこでガラスコーティング処理中における容器内の
酸素分圧を測定し、この酸素分圧の変化と熱処理後の試
料の漏れ電流との関係を調べたところ、上記容器内の酸
素分圧が20％を下回った場合の試料は、漏れ電流が急激
に増大していることが判明した。一方、上記酸素分圧が
20％を越えた場合の試料はいずれも漏れ電流がほとんど
生じていないことが判明した。このことから容器内の酸
素分圧を規定することによって焼結体の酸素の離脱を防
止できることに想到し、本発明を成したものである。そ
こで本発明は、半導体セラミックス層と内部電極とを交
互に積層した後一体焼結して焼結体を形成し、該焼結体
をガラス粉末とともに容器内に収容し、該容器を回転さ
せつつ上記ガラスの軟化点以上の温度で加熱処理するこ
とにより、上記焼結体の外表面部分にガラス膜を形成す
るようにした積層型バリスタの製造方法において、上記
容器内の酸素分圧を20％以上に保持したことを特徴とし
ている。ここで、容器内の酸素分圧の設定は、焼成炉の
炉心管から供給される酸素と窒素との混合ガスの供給量
を調整することにより実現できる。
【０００６】
【作用】本発明に係る積層型バリスタの製造方法によれ
ば、ガラスコーティング熱処理中における容器内の酸素
分圧を20％以上に保持したので、焼結体の結晶粒界に吸
着していた酸素の離脱を防止でき、その結果漏れ電流を
低減できる。
ば、ガラスコーティング熱処理中における容器内の酸素
分圧を20％以上に保持したので、焼結体の結晶粒界に吸
着していた酸素の離脱を防止でき、その結果漏れ電流を
低減できる。
【０００７】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタの製造方法及び該方法による積層型バリスタを説明
するための図である。
る。図１及び図２は本発明の一実施例による積層型バリ
スタの製造方法及び該方法による積層型バリスタを説明
するための図である。
【０００８】まず、本実施例方法によって得られた積層
型バリスタ１の構造について説明する。図１において、
積層型バリスタ１は直方体状のもので、半導体セラミッ
クス層２と内部電極３とを交互に積層し、該積層体を一
体焼結して焼結体４を形成して構成されている。また、
上記各内部電極３の一端面３ａは焼結体４の左, 右端面
４ａ，４ｂに交互に露出されており、他の端面はセラミ
ックス層２の内側に位置して焼結体４内に封入されてい
る。
型バリスタ１の構造について説明する。図１において、
積層型バリスタ１は直方体状のもので、半導体セラミッ
クス層２と内部電極３とを交互に積層し、該積層体を一
体焼結して焼結体４を形成して構成されている。また、
上記各内部電極３の一端面３ａは焼結体４の左, 右端面
４ａ，４ｂに交互に露出されており、他の端面はセラミ
ックス層２の内側に位置して焼結体４内に封入されてい
る。
【０００９】さらに、上記焼結体４の左, 右端面４ａ，
４ｂには外部電極５が形成されており、該外部電極５は
上記各内部電極３の一端面３ａに電気的に接続されてい
る。また、上記焼結体４の外表面部分には膜厚２μｍ以
下のガラス膜６がコーティングされており、かつ焼結体
４の結晶粒界に酸素が吸着している。
４ｂには外部電極５が形成されており、該外部電極５は
上記各内部電極３の一端面３ａに電気的に接続されてい
る。また、上記焼結体４の外表面部分には膜厚２μｍ以
下のガラス膜６がコーティングされており、かつ焼結体
４の結晶粒界に酸素が吸着している。
【００１０】次に本実施例方法を説明する。まず、Ｚｎ
Ｏ，Ｂｉ2 Ｏ3 ，Ｃｏ2 Ｏ3 ，ＭｎＯ，Ｓｂ2 Ｏ3 ，及
びＣｒ2 Ｏ3 をそれぞれ97.9mol ％,0.5mol ％,0.5mol
％,0.5mol ％0.3 mol ％, 及び0.3mol ％の比率となる
よう秤量し、これにイオン交換水を加えてボールミルで
24時間混合する。次に、これをろ過, 乾燥して800 ℃で
2 時間仮焼成した後、再度粉砕して原料粉を作成する。
さらにこの原料粉に有機バインダーを混合し、ドクター
ブレード法により厚さ50μm のセラミックスグリーンシ
ートを形成し、このグリーンシートを矩形状に打ち抜い
て多数の半導体セラミックス層２，及びダミー用セラミ
ックス層７を形成する。
Ｏ，Ｂｉ2 Ｏ3 ，Ｃｏ2 Ｏ3 ，ＭｎＯ，Ｓｂ2 Ｏ3 ，及
びＣｒ2 Ｏ3 をそれぞれ97.9mol ％,0.5mol ％,0.5mol
％,0.5mol ％0.3 mol ％, 及び0.3mol ％の比率となる
よう秤量し、これにイオン交換水を加えてボールミルで
24時間混合する。次に、これをろ過, 乾燥して800 ℃で
2 時間仮焼成した後、再度粉砕して原料粉を作成する。
さらにこの原料粉に有機バインダーを混合し、ドクター
ブレード法により厚さ50μm のセラミックスグリーンシ
ートを形成し、このグリーンシートを矩形状に打ち抜い
て多数の半導体セラミックス層２，及びダミー用セラミ
ックス層７を形成する。
【００１１】次に、Ｐｔからなる金属粉末に有機ビヒク
ルを混合して電極ペーストを作成し、図２に示すよう
に、上記ペーストを上記セラミックス層２の上面に印刷
して内部電極３を形成する。この場合、この内部電極３
の一端面３ａのみがセラミックス層２の端縁まで延び、
残りの端面はセラミックス層２の内側に位置するように
形成する。
ルを混合して電極ペーストを作成し、図２に示すよう
に、上記ペーストを上記セラミックス層２の上面に印刷
して内部電極３を形成する。この場合、この内部電極３
の一端面３ａのみがセラミックス層２の端縁まで延び、
残りの端面はセラミックス層２の内側に位置するように
形成する。
【００１２】次に、上記セラミックス層２と内部電極３
とが交互に重なり、かつ各内部電極３の一端面３ａがセ
ラミックス層２の両外縁に交互に位置するよう積層し、
さらにこれの上面，下面にダミー用セラミックス層７を
重ねる。次いで、これの積層方向に２ton/cm2 の圧力を
加えて圧着して積層体を形成し、この積層体を所定の寸
法に切断する。そして、この積層体を空気中にて1200℃
で２時間焼成して焼結体４を得る。
とが交互に重なり、かつ各内部電極３の一端面３ａがセ
ラミックス層２の両外縁に交互に位置するよう積層し、
さらにこれの上面，下面にダミー用セラミックス層７を
重ねる。次いで、これの積層方向に２ton/cm2 の圧力を
加えて圧着して積層体を形成し、この積層体を所定の寸
法に切断する。そして、この積層体を空気中にて1200℃
で２時間焼成して焼結体４を得る。
【００１３】次に、外径50mmφ, 内径40mmφ, 深さ40mm
のアルミナ磁器ポット内に上記焼結体４を収容するとと
もに、ホウケイ酸亜鉛ガラス粉末を添加する。この場
合、上記焼結体50g に対してガラス粉末1gを添加するの
が望ましい。次いで、上記アルミナ磁器ポットを電気焼
成炉内に配置し、該磁器ポットを20rpm で回転させなが
ら、上記ガラス粉末の軟化点以上の700 ℃に加熱し、10
分間加熱処理する。そして、この場合、上記電気焼成炉
の炉心管から酸素と窒素との混合ガスを供給し、上記磁
器ポット内の酸素分圧が20％以上となるよう保持する。
ここで、磁器ポット内の酸素分圧は、該ポット内に配設
したジルコニアセンサで検出し、この検出値が上記20％
以上となるよう混合ガスの供給量を調整する。
のアルミナ磁器ポット内に上記焼結体４を収容するとと
もに、ホウケイ酸亜鉛ガラス粉末を添加する。この場
合、上記焼結体50g に対してガラス粉末1gを添加するの
が望ましい。次いで、上記アルミナ磁器ポットを電気焼
成炉内に配置し、該磁器ポットを20rpm で回転させなが
ら、上記ガラス粉末の軟化点以上の700 ℃に加熱し、10
分間加熱処理する。そして、この場合、上記電気焼成炉
の炉心管から酸素と窒素との混合ガスを供給し、上記磁
器ポット内の酸素分圧が20％以上となるよう保持する。
ここで、磁器ポット内の酸素分圧は、該ポット内に配設
したジルコニアセンサで検出し、この検出値が上記20％
以上となるよう混合ガスの供給量を調整する。
【００１４】この加熱処理によって、上記ガラス粉末が
焼結体４の表面部分に浸透拡散して付着し、これにより
膜厚２μｍ程度のガラス膜６が形成されるとともに、上
記アルミナ磁器ポットに形成された数箇所の小さな孔か
ら酸素が供給されて焼結体の結晶粒界に酸素が吸着する
こととなる。
焼結体４の表面部分に浸透拡散して付着し、これにより
膜厚２μｍ程度のガラス膜６が形成されるとともに、上
記アルミナ磁器ポットに形成された数箇所の小さな孔か
ら酸素が供給されて焼結体の結晶粒界に酸素が吸着する
こととなる。
【００１５】最後に、Ａｇからなる電極ペーストを作成
し、このペーストを上記焼結体４の左, 右端面４ａ，４
ｂに塗布し、この後700 ℃で焼き付けて外部電極５を形
成する。これにより本実施例の積層型バリスタ１が製造
される。
し、このペーストを上記焼結体４の左, 右端面４ａ，４
ｂに塗布し、この後700 ℃で焼き付けて外部電極５を形
成する。これにより本実施例の積層型バリスタ１が製造
される。
【００１６】このように本実施例の製造方法によれば、
アルミナ磁器ポット内の酸素分圧を20％以上に保持した
ので、焼結体４の結晶粒界に吸着していた酸素の離脱を
防止でき、漏れ電流を低減できる。また、本実施例で
は、焼結体４の表面部分をガラス膜６で覆ったので、湿
度等に対する耐環境性を向上でき、半田付け時のフラッ
クスや還元性雰囲気等による焼結体４の還元を防止で
き、この点からも漏れ電流を低減できるとともに、サー
ジ耐量を向上できる。
アルミナ磁器ポット内の酸素分圧を20％以上に保持した
ので、焼結体４の結晶粒界に吸着していた酸素の離脱を
防止でき、漏れ電流を低減できる。また、本実施例で
は、焼結体４の表面部分をガラス膜６で覆ったので、湿
度等に対する耐環境性を向上でき、半田付け時のフラッ
クスや還元性雰囲気等による焼結体４の還元を防止で
き、この点からも漏れ電流を低減できるとともに、サー
ジ耐量を向上できる。
【００１７】
【表１】
【００１８】表１は、上記実施例の積層型バリスタの効
果を確認するために行った試験結果を示す。この試験
は、上述した製造方法により積層型バリスタを作成する
際の酸素分圧を16〜100 ％の範囲で変化させた場合の、
バリスタ電圧Ｖ1mA , 制限電圧比Ｖ2A/ Ｖ1mA , サージ
耐量Ａ，絶縁抵抗値ＭΩ，及び静電容量ｐＦを測定し
た。なお、上記絶縁抵抗値はバリスタ電圧の50％の電圧
を30秒間印加したときの素子の抵抗値である。表１から
も明らかなように、アルミナ磁器ポット内の酸素分圧を
16,18 ％とした場合は、Ｖ1mA , Ｖ2A/ Ｖ1mA , サージ
耐量Ａ，静電容量ｐＦでは満足できる値が得られている
ものの、絶縁抵抗値では２，９ＭΩと漏れ電流が増大し
ている。これに対して酸素分圧を20〜100 ％とした場合
は、いずれも絶縁抵抗値が58〜61ＭΩと高くなってお
り、漏れ電流が改善されていることがわかる。
果を確認するために行った試験結果を示す。この試験
は、上述した製造方法により積層型バリスタを作成する
際の酸素分圧を16〜100 ％の範囲で変化させた場合の、
バリスタ電圧Ｖ1mA , 制限電圧比Ｖ2A/ Ｖ1mA , サージ
耐量Ａ，絶縁抵抗値ＭΩ，及び静電容量ｐＦを測定し
た。なお、上記絶縁抵抗値はバリスタ電圧の50％の電圧
を30秒間印加したときの素子の抵抗値である。表１から
も明らかなように、アルミナ磁器ポット内の酸素分圧を
16,18 ％とした場合は、Ｖ1mA , Ｖ2A/ Ｖ1mA , サージ
耐量Ａ，静電容量ｐＦでは満足できる値が得られている
ものの、絶縁抵抗値では２，９ＭΩと漏れ電流が増大し
ている。これに対して酸素分圧を20〜100 ％とした場合
は、いずれも絶縁抵抗値が58〜61ＭΩと高くなってお
り、漏れ電流が改善されていることがわかる。
【００１９】
【発明の効果】以上のように本発明に係る積層型バリス
タの製造方法によれば、焼結体にガラスコーティングす
る際の容器内の酸素分圧を20％以上に保持したので、焼
結体の結晶粒界に吸着していた酸素の離脱を防止でき、
漏れ電流を低減できる効果がある。
タの製造方法によれば、焼結体にガラスコーティングす
る際の容器内の酸素分圧を20％以上に保持したので、焼
結体の結晶粒界に吸着していた酸素の離脱を防止でき、
漏れ電流を低減できる効果がある。
【図１】本発明の一実施例方法による積層型バリスタを
説明するための断面図である。
説明するための断面図である。
【図２】上記実施例方法を示す分解斜視図である。
１ 積層型バリスタ ２ 半導体セラミックス層 ３ 内部電極 ４ 焼結体 ６ ガラス膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内
Claims (1)
- 【請求項１】 半導体セラミックス層と内部電極とを交
互に積層した後一体焼結して焼結体を形成し、該焼結体
をガラス粉末とともに容器内に収容し、該容器を回転さ
せつつ上記ガラスの軟化点以上の温度で加熱処理するこ
とにより、上記焼結体の外表面部分にガラス膜を形成す
るようにした積層型バリスタの製造方法において、上記
容器内の酸素分圧を20％以上に保持したことを特徴とす
る積層型バリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224848A JP2976250B2 (ja) | 1991-08-08 | 1991-08-08 | 積層型バリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224848A JP2976250B2 (ja) | 1991-08-08 | 1991-08-08 | 積層型バリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547513A true JPH0547513A (ja) | 1993-02-26 |
| JP2976250B2 JP2976250B2 (ja) | 1999-11-10 |
Family
ID=16820116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224848A Expired - Lifetime JP2976250B2 (ja) | 1991-08-08 | 1991-08-08 | 積層型バリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976250B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831616A (ja) * | 1994-07-20 | 1996-02-02 | Matsushita Electric Ind Co Ltd | バリスタとその製造方法 |
| EP0708457A1 (en) * | 1994-10-19 | 1996-04-24 | Matsushita Electric Industrial Co., Ltd. | Electronic component and method for fabricating the same |
| KR100246729B1 (ko) * | 1997-03-20 | 2000-03-15 | 오세종 | 낮은 정전용량의 칩 바리스터 |
| US7813104B2 (en) * | 2008-01-28 | 2010-10-12 | Tdk Corporation | Ceramic element |
| JP2012038811A (ja) * | 2010-08-04 | 2012-02-23 | Tdk Corp | 積層型セラミックｐｔｃ素子およびその製造方法 |
-
1991
- 1991-08-08 JP JP3224848A patent/JP2976250B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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