JPH0544174B2 - - Google Patents

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JPH0544174B2
JPH0544174B2 JP57223674A JP22367482A JPH0544174B2 JP H0544174 B2 JPH0544174 B2 JP H0544174B2 JP 57223674 A JP57223674 A JP 57223674A JP 22367482 A JP22367482 A JP 22367482A JP H0544174 B2 JPH0544174 B2 JP H0544174B2
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JP
Japan
Prior art keywords
mark
semiconductor device
semiconductor substrate
protective film
alignment
Prior art date
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JP57223674A
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Japanese (ja)
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JPS59114819A (en
Inventor
Hidetake Suzuki
Kinshiro Kosemura
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electron Beam Exposure (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、半導体装置に関するものであり、よ
り詳細に述べるならば、電子ビーム露光のための
位置合せマークを有する半導体装置に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a semiconductor device, and more specifically, to a semiconductor device having alignment marks for electron beam exposure.

(2) 技術の背景 半導体装置、特に、LSIなどにおいては高集積
度化のためにパターン寸法の微細化が図られ、そ
のために電子ビーム露光技術(電子ビームリソグ
ラフイ技術)が採用されるようになつてきた。電
子ビームで描画する際には位置合せが非常に重要
であり、位置合せマークの検出を正確に行なう必
要ある。一般的に位置合せマークにはウエハマー
クとチツプマークとがあり、比較的大きいウエハ
マークは半導体ウエハの外周近くに形成され、ウ
エハの取付け誤差およびウエハの伸縮を測定する
のに役立ち、一方チツプマークは各チツプごとに
形成され、ビームとマークとの相対位置誤差およ
び回転誤差を検出するに役立つている。
(2) Background of the technology In semiconductor devices, especially LSIs, pattern dimensions have become smaller in order to achieve higher levels of integration, and electron beam exposure technology (electron beam lithography technology) has been adopted for this purpose. I'm getting old. When writing with an electron beam, alignment is very important, and it is necessary to accurately detect alignment marks. In general, alignment marks include wafer marks and chip marks. Relatively large wafer marks are formed near the outer periphery of a semiconductor wafer and are useful for measuring wafer mounting errors and wafer expansion/contraction, while chip marks It is formed for each chip and is useful for detecting relative position errors and rotation errors between the beam and the mark.

(3) 従来技術と問題点 位置合せマークからのS/Nのよい反射信号を
得るために、原子量の比較的大きな材料でできた
マークを半導体基板(ウエハ)上に形成すること
が行なわれている。この場合の位置合せマークの
形成工程を第1図ないし第4図を参照して説明す
ると、まず、第1図に示すようにSi又はGaAsの
半導体基板1の上にマークパターンを有するホト
レジスト層2を形成する。次に、マーク材料であ
る金属、例えばチタン(Ti)および金(Au)、
を(連続)蒸着などで全面に付着させて金属マー
ク3および金属膜4を形成する。有機溶材を用い
てホトレジスト層2を除去すると同時にその上の
金属膜4を除去(リフトオフ)して、第2図に示
すように金属マーク3を半導体基板1上に形成す
る。そして、この金属マーク3がその製造工程に
おけるエツチング処理でエツチングされないよう
に保護膜5、例えばCVD法による二酸化珪素
(SiO2)膜によつてこのマーク3を覆う(第3
図)。このような場合保護膜5を金属マーク3上
に形成する際に、段差部での形状(ステツプカバ
レジ)が問題となり、第4図に示すようにピーン
ホール6あるいは金属マークに達する接触面7が
生じることがある。後工程でエツチング処理を行
なつたときにエツチング剤がピーンホール又は接
触面を通して金属マーク3に達してこの金属マー
ク3をエツチングすることになる。そのために、
金属マーク3の一部が除されてエツジ形状が変化
してしまいマーク検出信号のS/Nが低下した
り、マーク検出位置がずれてしまうことになる。
(3) Prior art and problems In order to obtain a reflection signal with a good S/N ratio from an alignment mark, marks made of a material with a relatively large atomic weight are formed on a semiconductor substrate (wafer). There is. The process of forming alignment marks in this case will be explained with reference to FIGS. 1 to 4. First, as shown in FIG. 1, a photoresist layer 2 having a mark pattern is formed on a Si or GaAs semiconductor substrate 1. form. Next, the metal that is the mark material, such as titanium (Ti) and gold (Au),
is deposited on the entire surface by (continuous) vapor deposition or the like to form the metal mark 3 and the metal film 4. The photoresist layer 2 is removed using an organic solvent and at the same time the metal film 4 thereon is removed (lifted off) to form a metal mark 3 on the semiconductor substrate 1 as shown in FIG. Then, in order to prevent the metal mark 3 from being etched during the etching process in the manufacturing process, the mark 3 is covered with a protective film 5, for example, a silicon dioxide (SiO 2 ) film made by CVD method.
figure). In such a case, when forming the protective film 5 on the metal mark 3, the shape at the step part (step coverage) becomes a problem, and as shown in FIG. This may occur. When etching is performed in a subsequent process, the etching agent reaches the metal mark 3 through the peenhole or the contact surface and etches the metal mark 3. for that,
A part of the metal mark 3 is removed and the edge shape changes, resulting in a decrease in the S/N of the mark detection signal and a shift in the mark detection position.

電子ビームによる位置合せマークの反射信号を
明瞭に得るためにはマークを厚くするが良く、ま
た反射信号を低下させないためにはマーク上の保
護膜を薄くしたほうが良い。しかしながら、保護
膜を薄くすると段差部にてピーンホールなどの欠
陥が保護膜に発生してマーク形状がエツチングに
より変化してしまうことがある。
In order to clearly obtain a signal reflected from the alignment mark by the electron beam, it is better to make the mark thicker, and in order not to reduce the reflected signal, it is better to make the protective film on the mark thinner. However, if the protective film is made thinner, defects such as peen holes may occur in the protective film at the stepped portions, and the mark shape may change due to etching.

(4) 発明の目的 本発明の目的は、位置合せマーク上の保護膜が
薄くてもエツチングされることのない該マークを
提供することである。
(4) Object of the invention The object of the invention is to provide an alignment mark that will not be etched even if the protective film on the mark is thin.

本発明の別の目的は、正確かつ良好なS/Nの
反射信号を得ることのできる位置合せマークを有
する半導体装置を提供することである。
Another object of the present invention is to provide a semiconductor device having alignment marks that can obtain a reflected signal with an accurate and good S/N ratio.

(5) 発明の構成 電子ビーム露光用位置合わせマークを有する半
導体装置において、該位置合わせマークが、半導
体基板に掘られたマークパターンの溝と、ほぼ平
坦に該溝を埋める原子量の大きな第1の材料のマ
ークと、該第1の材料のマークおよびその周囲の
前記半導体基板の上に成形されかつ前記第1の材
料よりも原子量の小さな第2の材料からなる保護
膜とからなることを特徴とする半導体装置によつ
て達成される。
(5) Structure of the Invention In a semiconductor device having an alignment mark for electron beam exposure, the alignment mark has a groove of a mark pattern dug in a semiconductor substrate, and a first groove with a large atomic weight that fills the groove almost flatly. It is characterized by comprising a material mark, and a protective film formed on the first material mark and the semiconductor substrate surrounding the mark and made of a second material having a smaller atomic weight than the first material. This is achieved by a semiconductor device that

(6) 発明の実施態様 以下、添付図面を参照して本発明の実施態様例
によつて本発明を詳細に説明する。
(6) Embodiments of the invention The present invention will be described in detail below by way of embodiments of the invention with reference to the accompanying drawings.

第5図に示すように、Si又はGaAsの半導体基
板(ウエハ)11上にホトレジスト層12を形成
し、露光・現像により所定の位置合せマークパタ
ーンの孔13を形成する。このホトレジスト層1
2の孔13内に表出した半導体基板11をエツチ
ングしてマークパターンの溝14(例えば、深さ
0.4μm)を形成する。次に、原子量の大きな材
料、例えば、チタン、タングステン、モリブデ
ン、白金、金又はこれらのシリサイドを蒸着、ス
パツタリングなどで第6図のように全面に付着さ
せて、溝14内にマーク15をそしてホトレジス
ト層12上に膜16を形成する。例えば、0.1μm
厚のチタン層および0.3μm厚の金層を連続蒸着す
ることで溝14を埋めてマーク15を形成する。
そして、ホトレジスト層12を適切な溶剤で除去
すると、同時にその上の膜16を除去(リフトオ
フ)することができる(第7図)。このようにし
て半導体基板11にマーク15を埋め込むのでほ
ぼ平坦となる。マーク15が多少の凹みあるいは
出つ張りとなつても、従来の場合と比べると、半
導体基板11からの高低差ははるかに小さくする
ことができる。保護膜17(第8図)としてマー
ク15の材料よりも原子量の小さい材料、例えば
二酸化珪素、多結晶シリコン、窒化珪素、アルミ
ナイトライド又はポリイミド樹脂を、化学的気相
成長法(CVD法)、塗布などによつてマーク15
上およびその周囲の半導体基板11上に形成す
る。例えば、CVD法による二酸化珪素(厚さ
0.1μm)の保護膜17を形成すれば、マークに段
差部がないのでピーンホールなどの欠陥が生じる
こともなく後工程でのエツチング処理時にマーク
15がエツチングされることはない。このように
形成したマーク15を電子ビーム露光前に検出し
て位置合せを行なつてから電子ビーム露光を行な
い、所定の微細パターンを得ることができる。そ
して通常の製造工程により半導体素子(トランジ
スタなど)を作り、位置合わせマークを有する半
導体装置を製造することができる。
As shown in FIG. 5, a photoresist layer 12 is formed on a Si or GaAs semiconductor substrate (wafer) 11, and holes 13 having a predetermined alignment mark pattern are formed by exposure and development. This photoresist layer 1
The semiconductor substrate 11 exposed in the hole 13 of No. 2 is etched to form the groove 14 of the mark pattern (for example, the depth
0.4 μm). Next, a material with a large atomic weight, such as titanium, tungsten, molybdenum, platinum, gold, or a silicide thereof, is deposited on the entire surface by vapor deposition, sputtering, etc., as shown in FIG. A membrane 16 is formed on layer 12. For example, 0.1μm
The grooves 14 are filled and marks 15 are formed by successively depositing a titanium layer with a thickness of 0.3 μm and a gold layer with a thickness of 0.3 μm.
Then, when the photoresist layer 12 is removed with a suitable solvent, the film 16 thereon can be removed (lifted off) at the same time (FIG. 7). Since the marks 15 are embedded in the semiconductor substrate 11 in this manner, the semiconductor substrate 11 becomes substantially flat. Even if the mark 15 is slightly depressed or protruded, the difference in height from the semiconductor substrate 11 can be made much smaller than in the conventional case. As the protective film 17 (FIG. 8), a material having a smaller atomic weight than the material of the mark 15, such as silicon dioxide, polycrystalline silicon, silicon nitride, aluminum nitride, or polyimide resin, is formed by chemical vapor deposition (CVD), Mark 15 by coating etc.
It is formed on the semiconductor substrate 11 above and around it. For example, silicon dioxide (thickness
If the protective film 17 is formed with a thickness of 0.1 .mu.m), there will be no stepped portion in the mark, so defects such as peen holes will not occur, and the mark 15 will not be etched during the etching process in the subsequent process. The mark 15 thus formed is detected and aligned before electron beam exposure, and then electron beam exposure is performed to obtain a predetermined fine pattern. Then, a semiconductor element (such as a transistor) can be manufactured through a normal manufacturing process, and a semiconductor device having alignment marks can be manufactured.

(7) 発明の効果 本発明に係る半導体装置では、位置合せマーク
の厚さを半導体基板に形成する溝の深さおよびマ
ーク材料の付着厚さによつて適切に決めることが
でき、しかもマークおよび半導体基板表面を平坦
にすることができるので保護膜に段差に基因する
欠陥がなく膜厚を薄くすることができる。したが
つて、マーク厚さが適切であり、保護膜の厚さは
薄くかつ、マーク形状は所定通りであるので、正
確でS/Nの良い反射信号が得られる。本発明に
係る半導体装置に形成した位置合せマークは電子
ビーム描画で微細加工を行なう半導体装置
(MOSIC、バイポーラIC、GaAs FETおよびそ
のIC、ローノイズHEMT、HEMTICなど)の製
造に利用される。
(7) Effects of the Invention In the semiconductor device according to the present invention, the thickness of the alignment mark can be appropriately determined by the depth of the groove formed in the semiconductor substrate and the thickness of the mark material deposited. Since the surface of the semiconductor substrate can be made flat, there are no defects in the protective film due to steps, and the film thickness can be reduced. Therefore, since the mark thickness is appropriate, the protective film is thin, and the mark shape is as specified, an accurate reflected signal with a good S/N ratio can be obtained. The alignment marks formed on the semiconductor device according to the present invention are used in the manufacture of semiconductor devices (MOSIC, bipolar IC, GaAs FET and its IC, low-noise HEMT, HEMTIC, etc.) that are microfabricated by electron beam lithography.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図〜第3図は従来の位置合せマーク形成工
程を説明する半導体装置の部分断面図であり、第
4図は、従来の位置合せマーク形成での欠陥を説
明する半導体装置の部分断面図であり、第5図〜
第8図は本発明に係る半導体装置の製造方法での
位置合せマーク形成工程を説明する半導体装置の
部分断面図である。 1……半導体基板、3……金属マーク、5……
保護膜、11……半導体基板、12……ホトレジ
スト層、14……溝、15……マーク、17……
保護膜。
1 to 3 are partial sectional views of a semiconductor device illustrating a conventional alignment mark forming process, and FIG. 4 is a partial sectional view of a semiconductor device illustrating defects in conventional alignment mark formation. , and Figure 5~
FIG. 8 is a partial cross-sectional view of a semiconductor device illustrating the alignment mark forming step in the semiconductor device manufacturing method according to the present invention. 1...Semiconductor substrate, 3...Metal mark, 5...
Protective film, 11... Semiconductor substrate, 12... Photoresist layer, 14... Groove, 15... Mark, 17...
Protective film.

Claims (1)

【特許請求の範囲】 1 電子ビーム露光用位置合わせマークを有する
半導体装置において、該位置合わせマークが、半
導体基板11に掘られたマークパターンの溝14
と、ほぼ平坦に該溝を埋める原子量の大きな第1
の材料のマーク15と、該第1の材料のマークお
よびその周囲の前記半導体基板の上に成形されか
つ前記第1の材料よりも原子量の小さな第2の材
料からなる保護膜17とからなることを特徴とす
る半導体装置。 2 前記第1の材料がチタン、タングステン、モ
リブデン、白金、金又はこれらのシリサイドであ
ることを特徴とする請求項1記載の半導体装置。 3 前記第2の材料が二酸化珪素、多結晶シリコ
ン、窒化珪素、アルミナイトライド又はポリイミ
ド樹脂であることを特徴とする請求項1記載の半
導体装置。
[Claims] 1. In a semiconductor device having an alignment mark for electron beam exposure, the alignment mark is a groove 14 of a mark pattern dug in a semiconductor substrate 11.
The first layer with a large atomic weight fills the groove almost flatly.
a mark 15 made of a material, and a protective film 17 formed on the first material mark and the semiconductor substrate surrounding the mark and made of a second material having a smaller atomic weight than the first material. A semiconductor device characterized by: 2. The semiconductor device according to claim 1, wherein the first material is titanium, tungsten, molybdenum, platinum, gold, or a silicide thereof. 3. The semiconductor device according to claim 1, wherein the second material is silicon dioxide, polycrystalline silicon, silicon nitride, aluminum nitride, or polyimide resin.
JP22367482A 1982-12-22 1982-12-22 Manufacture of semiconductor device Granted JPS59114819A (en)

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JPS59114819A JPS59114819A (en) 1984-07-03
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58128A (en) * 1981-06-11 1983-01-05 ウエスタ−ン・エレクトリツク・カムパニ−・インコ−ポレ−テツド Method of producing integrated circuit
JPS5856334A (en) * 1981-09-29 1983-04-04 Fujitsu Ltd Positioning mark

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