JPH06252025A - Alignment mark formation method - Google Patents
Alignment mark formation methodInfo
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- JPH06252025A JPH06252025A JP5040333A JP4033393A JPH06252025A JP H06252025 A JPH06252025 A JP H06252025A JP 5040333 A JP5040333 A JP 5040333A JP 4033393 A JP4033393 A JP 4033393A JP H06252025 A JPH06252025 A JP H06252025A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，電子ビーム露光におけ
る位置合わせマークの形成方法に関する。近年のＬＳＩ
は微細化され、サブミクロンのコンタクトホールに対す
る配線材料の埋め込み、または配線材料のカバレッジを
確保するために高融点金属であるタングステン（Ｗ）等
の埋め込み技術が使われるようになってきた。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an alignment mark in electron beam exposure. Recent LSI
In order to secure the coverage of the wiring material or the filling of the wiring material in the sub-micron contact hole, a technique of burying tungsten (W), which is a refractory metal, has been used.
【０００２】そのため、タングステンのような高反射材
に起因して、その上に被せるアルミニウム(Al)電極材を
パターニングするための電子ビーム露光時に従来の位置
合わせマークの形成方法では下記に述べるような問題が
生じて来る。Therefore, due to a highly reflective material such as tungsten, a conventional method of forming an alignment mark at the time of electron beam exposure for patterning an aluminum (Al) electrode material to be covered thereon is as follows. Problems arise.
【０００３】[0003]
【従来の技術】図６は従来例の説明図，図７は従来例の
位置合せマーク解析波形である。図において、29はシリ
コン(Si)基板、30は二酸化シリコン(SiO2)膜、31は位置
合わせマーク、32はタングステン(W) 膜である。2. Description of the Related Art FIG. 6 is an explanatory view of a conventional example, and FIG. 7 is an alignment mark analysis waveform of the conventional example. In the figure, 29 is a silicon (Si) substrate, 30 is a silicon dioxide (SiO 2 ) film, 31 is an alignment mark, and 32 is a tungsten (W) film.
【０００４】従来の配線材料の埋め込み技術を使った位
置合わせマークの形成方法においては、図６（ａ）に示
す位置合わせマーク31を構成するSiO2膜30の段差の凹部
の部分に、図６（ｂ）に示すように、Ｗ膜32等の高反射
材が付着するために、図７に示すような電子ビーム照射
時の下地の段差の凹凸による電子ビームの反射光強度の
差を検出して、位置合わせマーク31のエッジを判定する
検出方法は、Ｗ膜32等の高反射材により凹部の方がむし
ろ反射が強く、位置合わせマーク31のエッジが不鮮明な
光強度の高い解析波形になってしまい、位置合わせに誤
差が生じてしまう。[0004] In the conventional method of forming alignment marks using embedding technique of wiring material, the recess portion of the step of the SiO 2 film 30 constituting the alignment mark 31 shown in FIG. 6 (a), 6 As shown in (b), since a highly reflective material such as the W film 32 adheres, the difference in the reflected light intensity of the electron beam due to the unevenness of the steps of the base during electron beam irradiation as shown in FIG. 7 is detected. In the detection method for determining the edge of the alignment mark 31, the highly reflective material such as the W film 32 causes the concave portion to have a stronger reflection, and the edge of the alignment mark 31 becomes an unclear blurred analysis waveform with high light intensity. Error occurs in the alignment.
【０００５】[0005]
【発明が解決しようとする課題】従って、従来の位置合
わせ方法では、位置合わせマークのエッジの解析が出来
ず、位置合わせに支障を来していた。Therefore, in the conventional alignment method, the edge of the alignment mark cannot be analyzed, which hinders the alignment.
【０００６】本発明は、以上の点を鑑み、位置合わせマ
ークの段差凸部と段差凹部を同じ材質にしておく事で、
材質が同じで単純な凹凸だけの位置合わせマークにし
て、位置合わせマークの解析波形をシャープにすること
を目的として提供されるものである。In view of the above points, the present invention uses the same material for the step convex portion and the step concave portion of the alignment mark,
It is provided for the purpose of sharpening the analysis waveform of the alignment mark by making the alignment mark of the same material and having only simple unevenness.
【０００７】[0007]
【課題を解決するための手段】図１は本発明の原理説明
図であり、位置合わせマークの形成方法、図２は本発明
の位置合わせパターン解析波形、図３は位置合わせマー
クの位置である。FIG. 1 is a diagram explaining the principle of the present invention, a method of forming an alignment mark, FIG. 2 is an alignment pattern analysis waveform of the present invention, and FIG. 3 is a position of an alignment mark. .
【０００８】図において、１は半導体基板、２は第１の
絶縁膜、３は多結晶シリコン膜、４は位置合わせマー
ク、５は第２の絶縁膜、６は枠パターン、７は高反射金
属膜、８は配線膜、９はレジスト膜、10はスクライブラ
インである。In the figure, 1 is a semiconductor substrate, 2 is a first insulating film, 3 is a polycrystalline silicon film, 4 is an alignment mark, 5 is a second insulating film, 6 is a frame pattern, and 7 is a highly reflective metal. A film, 8 is a wiring film, 9 is a resist film, and 10 is a scribe line.
【０００９】図３に示すように、ウエハプロセスの途中
工程において、従来はスクライブライン10上に形成さ
れ、全面除去していた多結晶シリコン膜を、位置合わせ
マーク形成領域には残して置き、位置合わせマーク４部
分を開口する。As shown in FIG. 3, in the intermediate step of the wafer process, the polycrystalline silicon film, which has been conventionally formed on the scribe line 10 and which has been removed over the entire surface, is left in the alignment mark forming region and the position is changed. The alignment mark 4 is opened.
【００１０】このマーク段差の凹部の位置合わせマーク
４とマーク段差凸部の枠パターン６を同様に同じ材質の
Ｗ膜等を成長させる。即ち、本発明の目的は、図１に示
すように、半導体基板１上の第１の絶縁膜２に開口され
た図示されないコンタクトホール内に、電子ビームを良
く反射する高反射金属膜７が埋め込まれ、該半導体基板
１上の全面に配線膜８を被覆し、レジスト膜９を塗布
し、電子ビーム露光によりパターニングされたレジスト
膜９をマスクとして、配線膜８をエッチングにより形成
する半導体装置の製造方法において、図１に示すよう
に、第１の絶縁膜２に開口された位置合わせマーク４の
底面と、位置合わせマーク４を囲む枠パターン６とを同
一の高反射金属膜７で被覆することにより、また、位置
合わせマークの形成方法としては、図１（ａ）に示すよ
うに、半導体基板１上に第１の絶縁膜２を形成する工程
と、第１の絶縁膜２上に多結晶シリコン膜３を被覆し、
多結晶シリコン膜３に位置合わせマーク４のパターンを
開口する工程と、第２の絶縁膜５を被覆する工程と、図
１（ｂ）に示すように、第２の絶縁膜５に、異方性ドラ
イエッチングにより、枠パターン６を開口し、併せて、
多結晶シリコン膜３をマスクとして第１の絶縁膜２に基
板に達する位置合わせマーク４を開口する工程と、図１
（ｃ）に示すように、位置合わせマーク４を形成する半
導体基板１上、及び枠パターン６を形成する多結晶シリ
コン膜３上に高反射金属膜７を選択成長する工程とを含
むことにより達成され、これにより、図１（ｄ）に示す
ように、半導体基板１上に配線膜８を被覆し、レジスト
膜９を塗布し、電子ビーム露光によりレジスト膜９をパ
ターニングし、レジスト膜９をマスクとして、配線膜８
をエッチングする工程が行われる。Similarly, a W film or the like made of the same material is grown on the alignment mark 4 of the concave portion of the mark step and the frame pattern 6 of the convex portion of the mark step. That is, as shown in FIG. 1, the object of the present invention is to bury a highly reflective metal film 7 that well reflects an electron beam in a contact hole (not shown) formed in the first insulating film 2 on the semiconductor substrate 1. Then, the whole surface of the semiconductor substrate 1 is covered with the wiring film 8, the resist film 9 is applied, and the wiring film 8 is formed by etching using the resist film 9 patterned by electron beam exposure as a mask. In the method, as shown in FIG. 1, the bottom surface of the alignment mark 4 opened in the first insulating film 2 and the frame pattern 6 surrounding the alignment mark 4 are covered with the same highly reflective metal film 7. Therefore, as a method of forming the alignment mark, as shown in FIG. 1A, the step of forming the first insulating film 2 on the semiconductor substrate 1 and the step of forming the polycrystalline film on the first insulating film 2 are performed. Silicon film 3 Coated,
A step of opening a pattern of the alignment mark 4 in the polycrystalline silicon film 3, a step of covering the second insulating film 5, and a step of anisotropically forming the second insulating film 5 as shown in FIG. Of the frame pattern 6 by the dry dry etching.
FIG. 1 shows a step of opening the alignment mark 4 reaching the substrate in the first insulating film 2 using the polycrystalline silicon film 3 as a mask.
As shown in (c), it is achieved by including a step of selectively growing the highly reflective metal film 7 on the semiconductor substrate 1 on which the alignment mark 4 is formed and on the polycrystalline silicon film 3 on which the frame pattern 6 is formed. As a result, as shown in FIG. 1D, the wiring film 8 is coated on the semiconductor substrate 1, the resist film 9 is applied, the resist film 9 is patterned by electron beam exposure, and the resist film 9 is masked. As the wiring film 8
Is performed.
【００１１】[0011]
【作用】本発明では、位置合わせマークのエッジの段差
の凸部と凹部が同じ材質となり、シグナルは単純に凹凸
のみを検出するため、図２（ｂ）に示す電子ビームの反
射光強度は、図２（ａ）に示す位置合わせマーク４のエ
ッジに相当する位置においてシャープな解析波形が得ら
れ、正確な位置合わせを行うことができる。In the present invention, the convex portion and the concave portion of the step of the edge of the alignment mark are made of the same material, and the signal simply detects the concave and convex portions. Therefore, the reflected light intensity of the electron beam shown in FIG. A sharp analysis waveform is obtained at a position corresponding to the edge of the alignment mark 4 shown in FIG. 2A, and accurate alignment can be performed.
【００１２】[0012]
【実施例】図４、図５は本発明の一実施例の工程順模式
断面図である。図において、11はSi基板、12はフィール
ドSiO2膜、13はベース電極ポリSi膜、14はＢ+ 、15は B
F2 + 、16は層間SiO2膜、17は外部ベース、18はエミッタ
電極ポリSi膜、19は位置合わせマーク、20はAs+ 、21は
内部ベース、22はエミッタ、23はカバーSiO2膜、24は枠
パターン、25は位置合わせマーク、26はＷ膜、27は高反
射金属膜、28はAl電極配線である。FIG. 4 and FIG. 5 are schematic cross-sectional views in order of the processes of one embodiment of the present invention. In the figure, 11 is a Si substrate, 12 is a field SiO 2 film, 13 is a base electrode poly-Si film, 14 is B + , and 15 is B.
F 2 + , 16 is an interlayer SiO 2 film, 17 is an external base, 18 is an emitter electrode poly-Si film, 19 is an alignment mark, 20 is As + , 21 is an internal base, 22 is an emitter, 23 is a cover SiO 2 film , 24 is a frame pattern, 25 is an alignment mark, 26 is a W film, 27 is a highly reflective metal film, and 28 is an Al electrode wiring.
【００１３】図４、図５の工程順模式断面図の内、左側
はエミッタ自己整合ベース電極引き出し型の高速バイポ
ーラトランジスタの製造プロセスを示し、右側は前記の
各プロセスに対応して、ＬＳＩ用Si基板11のスクライブ
ライン内に設けた本発明の位置合わせマーク形成領域の
製造プロセスを示している。In the schematic cross-sectional views in the order of steps shown in FIGS. 4 and 5, the left side shows the manufacturing process of the emitter self-aligned base electrode extraction type high-speed bipolar transistor, and the right side corresponds to each of the above-mentioned processes and corresponds to the Si for LSI. 7 shows a manufacturing process of the alignment mark formation region of the present invention provided in the scribe line of the substrate 11.
【００１４】以下、右側の本発明の位置合せマークの形
成方法を主体として説明する。図４（ａ）に示すよう
に、ｐ型のSi基板11上に図示しない Si3N4膜をマスクと
して、選択酸化（ＬＯＣＯＳ）法によりフィールドSiO2
膜12を 6,000Åの厚さに形成するが、この時、スクライ
ブラインの位置合せマーク形成領域にもフィールドSiO2
膜12を同時に形成する。The method of forming the alignment mark of the present invention on the right side will be mainly described below. As shown in FIG. 4A, a Si 3 N 4 film (not shown) is used as a mask on the p-type Si substrate 11 to form a field SiO 2 film by a selective oxidation (LOCOS) method.
The film 12 is formed to a thickness of 6,000Å. At this time, the field SiO 2 is also formed in the alignment mark forming area of the scribe line.
The film 12 is formed at the same time.
【００１５】図４（ｂ）に示すように、Si基板11上全面
にポリSi膜を被覆し、外部ベース形成用の不純物とし
て、ボロンイオン(B+ )14 をこのポリSi膜にイオン注入
した後、ベース電極ポリSi膜13にパターニングする。そ
の後、Si基板11を 1,000℃でアニールして外部ベース17
を顕在化する。As shown in FIG. 4B, the entire surface of the Si substrate 11 is covered with a poly-Si film, and boron ions (B + ) 14 are ion-implanted into the poly-Si film as impurities for forming an external base. Then, the base electrode poly-Si film 13 is patterned. After that, the Si substrate 11 is annealed at 1,000 ° C. and the external base 17
Manifest.
【００１６】図４（ｃ）に示すように、更に内部ベース
形成用の不純物として、弗化ボロンイオン (BF2+ )15
をイオン注入し、層間SiO2膜16を被覆するが、位置合せ
マーク形成領域はフィールドSiO2膜12のままにしてお
く。As shown in FIG. 4C, boron fluoride ion (BF2 + ) 15 is further used as an impurity for forming the internal base.
Are ion-implanted to cover the interlayer SiO 2 film 16, but the alignment mark forming region is left as the field SiO 2 film 12.
【００１７】図４（ｄ）に示すように、Si基板11上にポ
リSi膜を被覆し、エミッタ形成用の不純物として、砒素
イオン(As + ) 20をイオン注入し、その後、エミッタ電
極ポリSi膜15にパターニングするが、この時同時に、ス
クライブライン上のポリSi膜にも位置合わせマーク19を
開口する。続いて、Si基板を 1,000℃でアニールして、
内部ベース21、及びエミッタ22を顕在化する。As shown in FIG. 4D, a Si substrate 11 is covered with a poly-Si film, arsenic ions (As + ) 20 are ion-implanted as impurities for forming an emitter, and then the emitter electrode poly-Si is used. The film 15 is patterned, and at the same time, the alignment mark 19 is opened in the poly-Si film on the scribe line. Then, anneal the Si substrate at 1,000 ℃,
The internal base 21 and the emitter 22 are exposed.
【００１８】図５（ｅ）に示すように、カバーSiO2膜23
を全面にＣＶＤ法により 5,000Åの厚さに被覆する。図
５（ｆ）に示すように、エミッタ電極接続用の開口部を
形成すると同時に、スクライブライン内の位置合せマー
クの周縁となる枠パターン24を開口し、更に、フィール
ドSiO2膜12とポリSi膜15をマスクとして、Si基板11が露
出するまで開口して位置合わせマーク25を形成する。As shown in FIG. 5E, the cover SiO 2 film 23 is formed.
Is coated on the entire surface by CVD to a thickness of 5,000Å. As shown in FIG. 5F, at the same time as forming the opening for connecting the emitter electrode, the frame pattern 24 which is the periphery of the alignment mark in the scribe line is opened, and further the field SiO 2 film 12 and the poly-Si are formed. Using the film 15 as a mask, the Si substrate 11 is opened until the alignment mark 25 is formed.
【００１９】図５（ｇ）に示すように、エミッタ電極ポ
リSi膜15上にＷ膜26をＣＶＤ法により 3,000Åの厚さに
選択成長するが、同時に位置合せマーク25のSi基板11
上、及び枠パターン24のポリSi膜上にもＷ膜26をいちあ
わせマーク検出用の高反射金属膜27として選択成長す
る。As shown in FIG. 5 (g), a W film 26 is selectively grown on the emitter electrode poly-Si film 15 to a thickness of 3,000 Å by the CVD method.
The W film 26 is also selectively grown on the upper and the poly-Si film of the frame pattern 24 as a highly reflective metal film 27 for mark detection.
【００２０】図５（ｈ）に示すように、Si基板11上の全
面にスパッタ法によりAl膜を１μｍの厚さに被覆し、図
示しないレジスト膜を塗布し、スクライブライン内の位
置合せマーク25を用いて、電子ビーム露光によりレジス
ト膜をパターニングするが、この時、位置合せマーク25
とその周縁部の枠パターン24の位置のAl膜の下側には同
じ高反射金属膜27としてのＷ膜26が存在するので、電子
ビームで走査するとき、その反射光強度は位置合せマー
ク25の段差によるエッジ部分を前述の図２に示すように
鮮明な解析波形として現れ、精密な位置合わせが行なえ
る。As shown in FIG. 5 (h), an Al film having a thickness of 1 μm is coated on the entire surface of the Si substrate 11 by a sputtering method, a resist film (not shown) is applied, and an alignment mark 25 in the scribe line is formed. The resist film is patterned by electron beam exposure using the alignment mark 25
Since the W film 26 as the same highly reflective metal film 27 is present under the Al film at the position of the frame pattern 24 at the periphery thereof, the intensity of the reflected light is adjusted by the alignment mark 25 when scanning with the electron beam. The edge portion caused by the step appears as a clear analysis waveform as shown in FIG. 2 described above, and precise alignment can be performed.
【００２１】レジスト膜を電子ビーム露光後、現像及び
ベーキング硬化を行い、このレジスト膜をマスクとして
異方性プラズマドライエッチングによりAl膜をパターニ
ングして、微細なAl電極配線28のパターンを形成する。After the resist film is exposed to an electron beam, it is developed and baked and cured, and the Al film is patterned by anisotropic plasma dry etching using this resist film as a mask to form a fine pattern of Al electrode wiring 28.
【００２２】[0022]
【発明の効果】以上の説明から明らかなように，本発明
では、位置合わせマークのエッジの段差の凸部と凹部が
同じ材質の高反射金属膜からなり、シグナルは単純に凹
凸のみを検出するため、図２のように、電子ビームの反
射光強度は、位置合わせマークのエッジにおいてシャー
プな解析波形が得られ、正確な位置合わせを行うことが
でき、フォトグラフィ工程での位置合わせ精度の向上、
延いては半導体装置の信頼性の向上に寄与するところが
大きい。As is apparent from the above description, in the present invention, the convex portion and the concave portion of the step of the edge of the alignment mark are made of the high-reflecting metal film of the same material, and the signal simply detects the irregularity. Therefore, as shown in FIG. 2, the reflected light intensity of the electron beam has a sharp analytic waveform at the edge of the alignment mark, and accurate alignment can be performed, thereby improving alignment accuracy in the photography process. ,
Furthermore, it greatly contributes to the improvement of the reliability of the semiconductor device.
【図１】 本発明の原理説明図FIG. 1 is an explanatory view of the principle of the present invention.
【図２】 本発明の位置合せマーク解析波形FIG. 2 Alignment mark analysis waveform of the present invention
【図３】 位置合せマークの位置[Fig. 3] Position of alignment mark
【図４】 本発明の一実施例の工程順模式断面図（その
１）FIG. 4 is a schematic cross-sectional view in order of the processes of an embodiment of the present invention (No. 1)
【図５】 本発明の一実施例の工程順模式断面図（その
２）FIG. 5 is a schematic cross-sectional view in order of the processes of an embodiment of the present invention (No. 2)
【図６】 従来例の説明図FIG. 6 is an explanatory diagram of a conventional example.
【図７】 従来例の位置合わせマーク解析波形FIG. 7: Positioning mark analysis waveform of a conventional example
１ 半導体基板 ２ 第１の絶縁膜 ３ 多結晶シリコン膜 ４ 位置合わせマーク ５ 第２の絶縁膜 ６ 枠パターン ７ 高反射金属膜 ８ 配線膜 ９ レジスト膜 10 スクライブライン 11 Si基板 12 フィールドSiO2膜 13 ベース電極ポリSi膜 14 Ｂ+ 15 BF2 + 16 層間SiO2膜 17 外部ベース 18 エミッタ電極ポリSi膜 19 位置合わせマーク 20 As+ 21 内部ベース 22 エミッタ 23 カバーSiO2膜 24 枠パターン 25 位置合わせマーク 26 Ｗ膜 27 高反射金属膜 28 Al電極配線1 semiconductor substrate 2 first insulating film 3 polycrystalline silicon film 4 alignment mark 5 second insulating film 6 frame pattern 7 highly reflective metal film 8 wiring film 9 resist film 10 scribe line 11 Si substrate 12 field SiO 2 film 13 Base electrode Poly-Si film 14 B + 15 BF 2 + 16 Interlayer SiO 2 film 17 External base 18 Emitter electrode Poly-Si film 19 Alignment mark 20 As + 21 Internal base 22 Emitter 23 Cover SiO 2 film 24 Frame pattern 25 Alignment mark 26 W film 27 Highly reflective metal film 28 Al electrode wiring
Claims (2)
開口されたコンタクトホール内に、電子ビームを良く反
射する高反射金属膜(7) が埋め込まれ、該半導体基板
(1) 上の全面に配線膜(8) を被覆し、レジスト膜(9) を
塗布し、電子ビーム露光によりパターニングされた該レ
ジスト膜(9) をマスクとして、該配線膜(8) をエッチン
グにより形成する半導体装置の製造において、 第１の絶縁膜(2) に開口された位置合わせマーク(4) の
底面と、該位置合わせマーク(4) を囲む枠パターン(6)
とを同一の高反射金属膜(7) で被覆することを特徴とす
る位置合わせマークの形成方法。1. A highly reflective metal film (7) which reflects an electron beam well is buried in a contact hole formed in a first insulating film (2) on a semiconductor substrate (1),
(1) The wiring film (8) is coated on the entire surface, the resist film (9) is applied, and the wiring film (8) is etched using the resist film (9) patterned by electron beam exposure as a mask. In manufacturing a semiconductor device formed by, the bottom surface of the alignment mark (4) opened in the first insulating film (2) and a frame pattern (6) surrounding the alignment mark (4)
And a high-reflectivity metal film (7), which is the same as the above, to form an alignment mark.
形成する工程と、 該第１の絶縁膜(2) 上に多結晶シリコン膜(3) を被覆
し、該多結晶シリコン膜(3) に位置合わせマーク(4) の
パターンを開口する工程と、 第２の絶縁膜(5) を被覆する工程と、 該第２の絶縁膜(5) に、枠パターン(6) を開口し、併せ
て、該多結晶シリコン膜(3) をマスクとして該第１の絶
縁膜(2) に基板に達する位置合わせマーク(4)を開口す
る工程と、 該位置合わせマーク(4) を形成する半導体基板(1) 上、
及び枠パターンを形成する多結晶シリコン膜(3) 上に高
反射金属膜(7) を選択成長する工程とを含むことを特徴
とする位置合わせマークの形成方法。2. A step of forming a first insulating film (2) on a semiconductor substrate (1), and a step of coating the first insulating film (2) with a polycrystalline silicon film (3). A step of opening a pattern of the alignment mark (4) in the crystalline silicon film (3), a step of covering the second insulating film (5), and a frame pattern (6) in the second insulating film (5). ), And at the same time, using the polycrystalline silicon film (3) as a mask, an alignment mark (4) reaching the substrate is opened in the first insulating film (2), and the alignment mark (4 ) Forming a semiconductor substrate (1),
And a step of selectively growing the highly reflective metal film (7) on the polycrystalline silicon film (3) forming a frame pattern, the method of forming an alignment mark.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040333A JPH06252025A (en) | 1993-03-02 | 1993-03-02 | Alignment mark formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040333A JPH06252025A (en) | 1993-03-02 | 1993-03-02 | Alignment mark formation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252025A true JPH06252025A (en) | 1994-09-09 |
Family
ID=12577703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040333A Withdrawn JPH06252025A (en) | 1993-03-02 | 1993-03-02 | Alignment mark formation method |
Country Status (1)
| Country | Link |
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