JP2000294490A - Semiconductor device and its manufacture - Google Patents
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- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、フォトリソグラフィー工程に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a photolithography process.
【０００２】[0002]
【従来の技術】特開昭６３−３１１１５号公報には、層
間絶縁膜の所定の位置に形成した位置合わせマークパタ
ーンが、その上に形成する第２層の配線層を所定のパタ
ーンに形成する際のフォトレジスト膜の露光用パターン
の位置合わせマークパターンとして使用されることが開
示されている。そして、前記層間絶縁膜の別の位置にス
ルーホールを形成する際に、前記位置合わせマークパタ
ーンがエッチングされて変形することのないようにし、
高精度の位置合わせマークパターンを得ることが開示さ
れている。2. Description of the Related Art Japanese Patent Application Laid-Open No. 63-31115 discloses an alignment mark pattern formed at a predetermined position of an interlayer insulating film, and a second wiring layer formed thereon is formed in a predetermined pattern. It is disclosed that it is used as a positioning mark pattern of a pattern for exposure of a photoresist film at that time. Then, when forming a through hole at another position of the interlayer insulating film, the alignment mark pattern is not etched and deformed,
It is disclosed to obtain a highly accurate alignment mark pattern.
【０００３】特開平６−２５２０２５号公報には、電子
ビーム露光における位置合わせマークの形成方法であっ
て、半導体基板上の絶縁膜に開口されたコンタクトホー
ル内部に、電子ビームを良く反射する高反射金属膜を埋
め込むことにより、前記位置合わせマークを得ることが
開示されている。Japanese Patent Application Laid-Open No. 6-252020 discloses a method for forming an alignment mark in electron beam exposure, in which a highly reflective electron beam is reflected inside a contact hole formed in an insulating film on a semiconductor substrate. It is disclosed that the alignment mark is obtained by embedding a metal film.
【０００４】特開平８−２４１８９８号公報には、ウエ
ハにメインアライメントマークを形成し、メインアライ
メントマークを位置決め基準として用いて、ウエハの異
なる位置にサブアライメントマークおよび電極形成用溝
をそれぞれ形成し、サブアライメントマークを位置決め
基準として用いて、前記溝に電極を形成することによ
り、前記溝と前記電極とのマスク合わせ精度の優れた半
導体装置を得ることが開示されている。Japanese Unexamined Patent Publication No. Hei 8-241898 discloses that a main alignment mark is formed on a wafer, and a sub-alignment mark and a groove for forming an electrode are formed at different positions on the wafer using the main alignment mark as a positioning reference. It is disclosed that a semiconductor device having excellent mask alignment accuracy between the groove and the electrode is formed by forming an electrode in the groove using a sub-alignment mark as a positioning reference.
【０００５】この発明が関するフォトリソグラフィー工
程では、アライメントマークを検出し、露光を行い、重
ね合わせ精度測定パターンを用いて前工程とのパターン
の位置合わせを行っている。In a photolithography process according to the present invention, an alignment mark is detected, exposure is performed, and pattern alignment with a previous process is performed using an overlay accuracy measurement pattern.
【０００６】この目的のために、通常は図７（断面図）
及び図８（平面図）に示したような重ね合わせ精度測定
パターンを用いて前工程とのパターン位置合わせ評価を
行っている。For this purpose, FIG. 7 (cross section) is usually used.
The pattern alignment evaluation with the previous process is performed by using the overlay accuracy measurement pattern as shown in FIG. 8 (plan view).
【０００７】図７及び図８において、１はシリコン基
板、２及び４はいずれもシリコン酸化膜からなる層間絶
縁膜、５はコンタクト孔、６はポリシリコンからなる配
線膜、７はフォトレジスト（以下、レジストと称す）を
示している。7 and 8, reference numeral 1 denotes a silicon substrate, 2 and 4 each denote an interlayer insulating film made of a silicon oxide film, 5 denotes a contact hole, 6 denotes a wiring film made of polysilicon, and 7 denotes a photoresist (hereinafter referred to as a photoresist). , Resist).
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うなパターンでは、コンタクト孔５を形成するためのエ
ッチング時にシリコン基板１表面までコンタクト孔５を
開口してしまうため、コンタクト孔５は深くなる。この
ため、コンタクト孔５からなる重ね合わせ精度測定パタ
ーンのテーパー部８が大きくなる。またレジスト７はス
ピン塗布法により塗布される為、配線膜６の最も上の面
よりも１μｍ程度上に突出しており、コンタクト孔５部
でのレジスト７の膜厚は、上記１μｍにコンタクト孔５
深さを加えた膜厚（おおむね２μｍ程度）となり、膜厚
が厚すぎて垂直にはパターニングできず、レジスト７に
もテーパー部９が生じてしまう。これらの結果、コンタ
クト孔５及びレジスト７からなる重ね合わせ精度測定パ
ターンの輪郭が、はっきりせず、輪郭の検出精度が劣
る。However, in such a pattern, the contact hole 5 is opened up to the surface of the silicon substrate 1 during etching for forming the contact hole 5, so that the contact hole 5 becomes deep. For this reason, the tapered portion 8 of the overlay accuracy measurement pattern formed by the contact holes 5 becomes large. Further, since the resist 7 is applied by the spin coating method, the resist 7 protrudes about 1 μm above the uppermost surface of the wiring film 6, and the film thickness of the resist 7 at the contact hole 5 is 1 μm.
The film thickness (approximately 2 μm) to which the depth is added becomes too large, the film cannot be vertically patterned because the film thickness is too large, and the tapered portion 9 also occurs in the resist 7. As a result, the contour of the overlay accuracy measurement pattern including the contact holes 5 and the resist 7 is not clear, and the detection accuracy of the contour is poor.
【０００９】それ故、本発明の課題は、コンタクト孔か
らなるパターンの輪郭を精度よく検出できる半導体装置
及びその製造方法を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of accurately detecting the contour of a pattern formed by contact holes, and a method of manufacturing the same.
【００１０】本発明のもう一つの課題は、重ね合わせ精
度測定パターンやアライメントマークなどのパターンを
形成するコンタクト孔が深くなり過ぎないようにするこ
とにある。Another object of the present invention is to prevent a contact hole for forming a pattern such as an overlay accuracy measurement pattern or an alignment mark from becoming too deep.
【００１１】[0011]
【課題を解決するための手段】本発明によれば、半導体
基板と、該半導体基板上に形成された第１の層間絶縁膜
と、該第１の層間絶縁膜上に形成された第２の層間絶縁
膜と、該第２の層間絶縁膜の所定の部分にエッチングに
より形成され、重ね合わせ精度測定パターンとして機能
するコンタクト孔とを含む半導体装置において、前記第
１の層間絶縁膜と前記第２の層間絶縁膜との間に形成さ
れ、該第２の層間絶縁膜の所定の部分に前記コンタクト
孔をエッチングにより形成する際に、エッチングストッ
パーとして機能する配線膜を有することを特徴とする半
導体装置が得られる。According to the present invention, there is provided a semiconductor substrate, a first interlayer insulating film formed on the semiconductor substrate, and a second interlayer insulating film formed on the first interlayer insulating film. In a semiconductor device including an interlayer insulating film and a contact hole formed by etching a predetermined portion of the second interlayer insulating film and functioning as an overlay measurement pattern, the first interlayer insulating film and the second And a wiring film functioning as an etching stopper when the contact hole is formed in a predetermined portion of the second interlayer insulating film by etching. Is obtained.
【００１２】更に本発明によれば、半導体基板と、該半
導体基板上に形成された第１の層間絶縁膜と、該第１の
層間絶縁膜上に形成された第２の層間絶縁膜と、該第２
の層間絶縁膜の所定の部分にエッチングにより形成さ
れ、アライメントマークとして機能するコンタクト孔と
を含む半導体装置において、前記第１の層間絶縁膜と前
記第２の層間絶縁膜との間に形成され、該第２の層間絶
縁膜の所定の部分に前記コンタクト孔をエッチングによ
り形成する際に、エッチングストッパーとして機能する
配線膜を有することを特徴とする半導体装置が得られ
る。Further, according to the present invention, a semiconductor substrate, a first interlayer insulating film formed on the semiconductor substrate, a second interlayer insulating film formed on the first interlayer insulating film, The second
A semiconductor device including a contact hole formed by etching in a predetermined portion of the interlayer insulating film and functioning as an alignment mark, formed between the first interlayer insulating film and the second interlayer insulating film, When the contact hole is formed in a predetermined portion of the second interlayer insulating film by etching, a semiconductor device having a wiring film functioning as an etching stopper is obtained.
【００１３】また本発明によれば、半導体基板を用意す
る工程と、該半導体基板上に第１の層間絶縁膜を形成す
る第１の層間絶縁膜形成工程と、該第１の層間絶縁膜上
に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工
程と、該第２の層間絶縁膜の所定の部分に、重ね合わせ
精度測定パターンとして機能するコンタクト孔を、エッ
チングにより形成する工程とを含む、半導体装置の製造
方法において、前記第１の層間絶縁膜形成工程より後
で、かつ、前記第２の層間絶縁膜形成工程より前に行わ
れ、該第２の層間絶縁膜の所定の部分に前記コンタクト
孔をエッチングにより形成する際に、エッチングストッ
パーとして機能する配線膜を、前記第１の層間絶縁膜上
に形成する工程を有し、前記第２の層間絶縁膜形成工程
は、前記配線膜上に前記第２の層間絶縁膜を形成する工
程であることを特徴とする半導体装置の製造方法が得ら
れる。According to the invention, a step of preparing a semiconductor substrate, a step of forming a first interlayer insulating film on the semiconductor substrate, and a step of forming a first interlayer insulating film on the semiconductor substrate are provided. Forming a second interlayer insulating film, and forming a contact hole functioning as an overlay measurement pattern in a predetermined portion of the second interlayer insulating film by etching. The method for manufacturing a semiconductor device, the method comprising: performing the step of forming the second interlayer insulating film after the step of forming the first interlayer insulating film and before the step of forming the second interlayer insulating film; A step of forming a wiring film functioning as an etching stopper on the first interlayer insulating film when the contact hole is formed by etching in the portion of the second interlayer insulating film; On the wiring film The method of manufacturing a semiconductor device, characterized in that the step of forming the serial second interlayer insulating film can be obtained.
【００１４】更に本発明によれば、半導体基板を用意す
る工程と、該半導体基板上に第１の層間絶縁膜を形成す
る第１の層間絶縁膜形成工程と、該第１の層間絶縁膜上
に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工
程と、該第２の層間絶縁膜の所定の部分に、アライメン
トマークとして機能するコンタクト孔を、エッチングに
より形成する工程とを含む、半導体装置の製造方法にお
いて、前記第１の層間絶縁膜形成工程より後で、かつ、
前記第２の層間絶縁膜形成工程より前に行われ、該第２
の層間絶縁膜の所定の部分に前記コンタクト孔をエッチ
ングにより形成する際に、エッチングストッパーとして
機能する配線膜を、前記第１の層間絶縁膜上に形成する
工程を有し、前記第２の層間絶縁膜形成工程は、前記配
線膜上に前記第２の層間絶縁膜を形成する工程であるこ
とを特徴とする半導体装置の製造方法が得られる。Further, according to the present invention, there are provided a step of preparing a semiconductor substrate, a step of forming a first interlayer insulating film on the semiconductor substrate, and a step of forming a first interlayer insulating film on the first interlayer insulating film. Forming a second interlayer insulating film, and forming a contact hole functioning as an alignment mark in a predetermined portion of the second interlayer insulating film by etching. In the method for manufacturing a semiconductor device, after the step of forming the first interlayer insulating film, and
The second interlayer insulating film forming step is performed before the second interlayer insulating film forming step.
Forming a wiring film functioning as an etching stopper on the first interlayer insulating film when the contact hole is formed in a predetermined portion of the interlayer insulating film by etching; An insulating film forming step is a step of forming the second interlayer insulating film on the wiring film, thereby obtaining a method of manufacturing a semiconductor device.
【００１５】[0015]
【作用】このように、本発明では、コンタクト孔で形成
される重ね合わせ精度測定パターンやアライメントマー
ク（すなわちアライメントパターン）に関して、あらか
じめ前記コンタクト孔形成以前に、配線膜（配線パター
ン）を形成しておく。この配線膜（配線パターン）は、
コンタクト孔エッチング時にはエッチングストッパーと
して機能する。これによって、重ね合わせ精度測定パタ
ーンやアライメントマークなどのパターンを形成するコ
ンタクト孔が深くなり過ぎないようにすることができ
る。As described above, according to the present invention, a wiring film (wiring pattern) is formed in advance with respect to the overlay accuracy measurement pattern and the alignment mark (that is, the alignment pattern) formed by the contact hole before the formation of the contact hole. deep. This wiring film (wiring pattern)
It functions as an etching stopper during contact hole etching. As a result, it is possible to prevent a contact hole for forming a pattern such as an overlay accuracy measurement pattern or an alignment mark from becoming too deep.
【００１６】[0016]
【発明の実施の形態】本発明の特徴は、半導体装置製造
時のフォトリソグラフィー工程のパターン重ね合わせ精
度を向上したことにある。DESCRIPTION OF THE PREFERRED EMBODIMENTS A feature of the present invention is that the pattern overlay accuracy in a photolithography step in the manufacture of a semiconductor device is improved.
【００１７】図１（ｅ）及び図２に、本発明による、重
ね合わせ測定装置用の重ね合わせ精度測定パターンを示
した様に、下地の層間絶縁膜（シリコン酸化膜からな
る）４を局所的にエッチングすることにより形成された
コンタクト孔５で形成される重ね合わせ精度測定パター
ンＡと、その後形成された配線膜６をパターニングする
ためのレジスト７からなる精度測定パターンＢとを用い
て、コンタクト孔５の形成工程と配線工程との重ね合わ
せ精度を測定する場合に、本発明に従って、あらかじめ
コンタクト孔５を形成する以前に、層間絶縁膜４とコン
タクト孔５エッチング時に選択比のある配線膜３をあら
かじめ重ね位置精度測定パターンよりも大きく残してお
く。As shown in FIGS. 1 (e) and 2 which show an overlay measurement pattern for an overlay measuring apparatus according to the present invention, an underlying interlayer insulating film (made of a silicon oxide film) 4 is locally formed. Using the overlay measurement pattern A formed by the contact hole 5 formed by etching into the contact hole and the accuracy measurement pattern B formed by the resist 7 for patterning the wiring film 6 formed thereafter, the contact hole is formed. In order to measure the overlay accuracy of the step of forming the wiring 5 and the wiring step, according to the present invention, before forming the contact hole 5 in advance, the wiring film 3 having a selectivity when etching the interlayer insulating film 4 and the contact hole 5 is formed. A size larger than the overlapping position accuracy measurement pattern is left in advance.
【００１８】この配線膜３は測定精度パターンＡを形成
するコンタクト孔５が必要以上に深くなることを防ぐと
いう役目を果たす。すなわち、この配線膜３はコンタク
ト孔５エッチング時にエッチングストッパーとして用い
ることができる膜である。配線膜３の上面は、コンタク
ト孔５の底面を決めるものである。The wiring film 3 serves to prevent the contact hole 5 for forming the measurement accuracy pattern A from becoming unnecessarily deep. That is, the wiring film 3 is a film that can be used as an etching stopper when the contact hole 5 is etched. The upper surface of the wiring film 3 determines the bottom surface of the contact hole 5.
【００１９】従って、通常、配線膜６のステップカバレ
ッジを考慮して若干コンタクト孔形状がテーパー形状と
したときのテーパー部８幅が小さくなり、図２に示した
重ね合わせ精度測定パターンでのコンタクト孔５からな
る精度測定パターンＡの位置検出精度が向上するという
効果が得られる。Therefore, usually, the width of the tapered portion 8 when the contact hole is slightly tapered in consideration of the step coverage of the wiring film 6 is reduced, and the contact hole in the overlay accuracy measurement pattern shown in FIG. 5 has an effect that the position detection accuracy of the accuracy measurement pattern A composed of 5 is improved.
【００２０】以下に本発明の実施例について詳細に説明
する。Hereinafter, embodiments of the present invention will be described in detail.
【００２１】図１（ａ）〜（ｅ）は本発明の第１の実施
例の断面図、図２は本発明により形成された、自動重ね
合わせ精度測定装置用の重ね合わせ位置精度測定パター
ン（図１（ｅ））の平面図である。1 (a) to 1 (e) are cross-sectional views of a first embodiment of the present invention, and FIG. 2 is an overlay position accuracy measuring pattern (for an automatic overlay accuracy measuring device) formed according to the present invention. It is a top view of FIG.1 (e).
【００２２】図１（ａ）では、まず、シリコン基板１上
にトランジスタを形成した後（図示せず）、シリコン酸
化膜からなる層間絶縁膜２を形成する。In FIG. 1A, first, after forming a transistor on a silicon substrate 1 (not shown), an interlayer insulating film 2 made of a silicon oxide film is formed.
【００２３】次に、図１（ｂ）に示すように、ビットコ
ンタクト孔（図示せず）形成後にビット線（配線膜）３
を形成する。この際、重ね合わせ精度測定パターンを覆
う大きさでビット線（配線膜）３を形成しておく。Next, as shown in FIG. 1B, after forming a bit contact hole (not shown), a bit line (wiring film) 3 is formed.
To form At this time, the bit line (wiring film) 3 is formed in a size to cover the overlay accuracy measurement pattern.
【００２４】次に図１（ｃ）に示すように、シリコン酸
化膜からなる層間絶縁膜４を形成した後、容量（キャパ
シタ）コンタクトプラグを形成するために必要なコンタ
クト孔５により重ね合わせ精度測定パターンＡを形成す
る。Next, as shown in FIG. 1C, after an interlayer insulating film 4 made of a silicon oxide film is formed, the overlay accuracy is measured by a contact hole 5 necessary for forming a capacitance (capacitor) contact plug. A pattern A is formed.
【００２５】次に図１（ｄ）に示すように、蓄積（スタ
ックト）電極を形成するためにポリシリコン（配線膜）
６等を形成する。Next, as shown in FIG. 1D, polysilicon (wiring film) is formed to form a storage (stacked) electrode.
6 etc. are formed.
【００２６】次に図１（ｅ）に示すように、蓄積電極パ
ターニング時のレジスト７により重ね合わせ精度測定パ
ターンＢを形成する。Next, as shown in FIG. 1E, an overlay accuracy measurement pattern B is formed by the resist 7 at the time of patterning the storage electrode.
【００２７】かかる構成おいては、あらかじめ重ね合わ
せ位置精度測定パターン形成領域に配線膜３を形成して
あるため、コンタクト孔５が深くならない。というの
は、配線膜３は、上述した様に、コンタクト孔５エッチ
ング時にエッチングストッパーとして作用するからであ
る。In such a configuration, since the wiring film 3 is formed in advance in the overlapping position accuracy measurement pattern forming region, the contact hole 5 does not become deep. This is because the wiring film 3 acts as an etching stopper when the contact hole 5 is etched as described above.
【００２８】従って、図１（ｅ）中でコンタクト孔５の
テーパー部８の幅が大きくならないという効果がもたら
される。また、レジスト７はスピン塗布法により膜厚が
決まるが、コンタクト孔５を浅くできるため重ね合わせ
位置精度測定パターンＢを形成するレジスト７の膜厚が
厚くならず、テーパー形状となることが防ぐことができ
る。Therefore, the effect that the width of the tapered portion 8 of the contact hole 5 does not increase in FIG. The thickness of the resist 7 is determined by the spin coating method. However, since the contact hole 5 can be made shallow, the thickness of the resist 7 for forming the overlay position accuracy measurement pattern B is not increased, and the resist 7 is prevented from being tapered. Can be.
【００２９】この結果、図２で示しコンタクト孔５で形
成される重ね合わせ位置精度測定パターンＡ（図１）の
輪郭及びレジスト７からなるパターンＢ（図１）の輪郭
がはっきりし、重ね合わせ位置精度パターンの位置検出
精度をあげることができる事によりパターンの位置合わ
せ精度を向上できる。As a result, the outline of the overlay position accuracy measurement pattern A (FIG. 1) formed by the contact hole 5 shown in FIG. The accuracy of pattern alignment can be improved by improving the accuracy of pattern position detection.
【００３０】上記実施例において、重ね位置精度測定パ
ターンＡは、容量コンタクト孔、パターンＢは蓄積電極
とし、重ね位置精度測定パターン領域にあらかじめ形成
しておく配線膜３はビット線としたが、それぞれコンタ
クト孔、１Ａｌ（第１層アルミ配線）、容量ポリＳｉの
組み合わせ、あるいはスルーホール、２Ａｌ（第２層ア
ルミ配線）、１Ａｌの組み合わせ等としても良い。In the above embodiment, the overlapping position accuracy measuring pattern A is a capacitor contact hole, the pattern B is a storage electrode, and the wiring film 3 previously formed in the overlapping position accuracy measuring pattern region is a bit line. A combination of contact holes, 1Al (first-layer aluminum wiring) and capacitive poly-Si, or a combination of through holes, 2Al (second-layer aluminum wiring) and 1Al may be used.
【００３１】次に本発明の第２の実施例について説明す
る。Next, a second embodiment of the present invention will be described.
【００３２】上記の第１の実施例では、本発明を自動重
ね合わせ精度測定パターン用の重ね合わせ精度測定パタ
ーンに適応したが、本発明は、通常の重ね合わせ精度測
定パターン（バーニア）についても適応することができ
る。この場合を図３及び図４を参照して本発明の第２の
実施例として説明する。In the first embodiment, the present invention is applied to the overlay accuracy measurement pattern for the automatic overlay accuracy measurement pattern. However, the present invention is also applied to the normal overlay accuracy measurement pattern (vernier). can do. This case will be described as a second embodiment of the present invention with reference to FIGS.
【００３３】図３及び図４において、コンタクト孔５か
らなる主尺形成後、配線膜６を形成し、この配線膜パタ
ーニングのためのレジスト７で副尺を形成する。この
際、あらかじめ配線膜３をバーニア形成領域に形成して
おくことでコンタクト孔５の深さを浅くできる。3 and 4, after forming a main scale including the contact holes 5, a wiring film 6 is formed, and a sub-scale is formed with a resist 7 for patterning the wiring film. At this time, the depth of the contact hole 5 can be reduced by forming the wiring film 3 in the vernier formation region in advance.
【００３４】従って、このバーニアではコンタクト孔５
で形成される主尺のテーパー部８を小さくすることがで
きる。Therefore, in this vernier, the contact hole 5
The tapered portion 8 of the main scale formed by the above can be reduced.
【００３５】しかも、コンタクト孔５が浅いのでレジス
ト７からなる副尺にもテーパーが殆どつかない。従っ
て、図４で示したバーニアのコンタクト孔５で形成され
た主尺及びレジスト７で形成された副尺とも、輪郭をは
っきりと見ることができ、読み取り精度が向上する。In addition, since the contact hole 5 is shallow, the vernier made of the resist 7 is hardly tapered. Therefore, the outline of the main scale formed by the vernier contact hole 5 and the sub-scale formed by the resist 7 shown in FIG. 4 can be clearly seen, and the reading accuracy is improved.
【００３６】次に本発明の第３の実施例を説明する。Next, a third embodiment of the present invention will be described.
【００３７】本発明の第３の実施例は、フォトリソグラ
フィー工程のアライメントマークに本発明を適用したも
のである。In the third embodiment of the present invention, the present invention is applied to an alignment mark in a photolithography step.
【００３８】図５及び図６を参照して、コンタクト孔５
で形成されるアライメントマーク下にあらかじめ配線膜
３を形成しておくことで、コンタクト孔５の深さを浅く
できる。Referring to FIG. 5 and FIG.
By previously forming the wiring film 3 under the alignment mark formed by the above, the depth of the contact hole 5 can be reduced.
【００３９】従って、このアライメントマークではコン
タクト孔５のテーパー部８を小さくすることができる。Therefore, the tapered portion 8 of the contact hole 5 can be reduced in this alignment mark.
【００４０】従って図６で示したコンタクト孔５で形成
されたアライメントマークの輪郭が正確に検出でき、ア
ライメント精度が向上する。Therefore, the contour of the alignment mark formed by the contact hole 5 shown in FIG. 6 can be accurately detected, and the alignment accuracy is improved.
【００４１】[0041]
【発明の効果】以上説明した様に本発明によれば、コン
タクト孔からなるパターンの輪郭を精度よく検出できる
半導体装置及びその構造の製造方法が得られる。As described above, according to the present invention, it is possible to obtain a semiconductor device capable of accurately detecting the contour of a pattern formed by contact holes and a method of manufacturing the structure thereof.
【００４２】更に本発明によれば、重ね合わせ精度測定
パターンやアライメントマークなどのパターンを形成す
るコンタクト孔が、深くなり過ぎないようにすることが
できる。Further, according to the present invention, it is possible to prevent a contact hole for forming a pattern such as an overlay accuracy measurement pattern and an alignment mark from becoming too deep.
【図１】本発明の第１の実施例を説明するための断面図
である。FIG. 1 is a cross-sectional view for explaining a first embodiment of the present invention.
【図２】図１（ｅ）の平面図である。FIG. 2 is a plan view of FIG.
【図３】本発明の第２の実施例を説明するための断面図
である。FIG. 3 is a cross-sectional view for explaining a second embodiment of the present invention.
【図４】図３の平面図である。FIG. 4 is a plan view of FIG. 3;
【図５】本発明の第３の実施例を説明するための断面図
である。FIG. 5 is a sectional view for explaining a third embodiment of the present invention.
【図６】図５の平面図である。FIG. 6 is a plan view of FIG. 5;
【図７】従来の重ね合わせ精度測定パターンを説明する
ための断面図である。FIG. 7 is a cross-sectional view for explaining a conventional overlay accuracy measurement pattern.
【図８】図７の平面図である。FIG. 8 is a plan view of FIG. 7;
１ シリコン基板 ２ 層間絶縁膜 ３ ビット線（配線膜） ４ 層間絶縁膜 ５ コンタクト孔 ６ ポリシリコン（配線膜） ７ レジスト ８ テーパー部 ９ テーパー部 Reference Signs List 1 silicon substrate 2 interlayer insulating film 3 bit line (wiring film) 4 interlayer insulating film 5 contact hole 6 polysilicon (wiring film) 7 resist 8 tapered portion 9 tapered portion
Claims (6)
れた第１の層間絶縁膜と、該第１の層間絶縁膜上に形成
された第２の層間絶縁膜と、該第２の層間絶縁膜の所定
の部分にエッチングにより形成され、重ね合わせ精度測
定パターンとして機能するコンタクト孔とを含む半導体
装置において、 前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に
形成され、該第２の層間絶縁膜の所定の部分に前記コン
タクト孔をエッチングにより形成する際に、エッチング
ストッパーとして機能する配線膜を有することを特徴と
する半導体装置。A first interlayer insulating film formed on the semiconductor substrate, a second interlayer insulating film formed on the first interlayer insulating film, and a second interlayer insulating film formed on the first interlayer insulating film; A semiconductor device including a contact hole formed by etching a predetermined portion of an insulating film and functioning as an overlay accuracy measurement pattern, wherein the semiconductor device is formed between the first interlayer insulating film and the second interlayer insulating film. A semiconductor device having a wiring film functioning as an etching stopper when the contact hole is formed in a predetermined portion of the second interlayer insulating film by etching.
有することを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the wiring film has an upper surface that determines a bottom surface of the contact hole.
れた第１の層間絶縁膜と、該第１の層間絶縁膜上に形成
された第２の層間絶縁膜と、該第２の層間絶縁膜の所定
の部分にエッチングにより形成され、アライメントマー
クとして機能するコンタクト孔とを含む半導体装置にお
いて、 前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に
形成され、該第２の層間絶縁膜の所定の部分に前記コン
タクト孔をエッチングにより形成する際に、エッチング
ストッパーとして機能する配線膜を有することを特徴と
する半導体装置。3. A semiconductor substrate, a first interlayer insulating film formed on the semiconductor substrate, a second interlayer insulating film formed on the first interlayer insulating film, and a second interlayer insulating film formed on the first interlayer insulating film. A semiconductor device including a contact hole formed by etching in a predetermined portion of an insulating film and functioning as an alignment mark, wherein the semiconductor device is formed between the first interlayer insulating film and the second interlayer insulating film; A semiconductor device having a wiring film functioning as an etching stopper when the contact hole is formed in a predetermined portion of the second interlayer insulating film by etching.
有することを特徴とする半導体装置。4. The semiconductor device according to claim 3, wherein the wiring film has an upper surface that determines a bottom surface of the contact hole.
基板上に第１の層間絶縁膜を形成する第１の層間絶縁膜
形成工程と、該第１の層間絶縁膜上に第２の層間絶縁膜
を形成する第２の層間絶縁膜形成工程と、該第２の層間
絶縁膜の所定の部分に、重ね合わせ精度測定パターンと
して機能するコンタクト孔を、エッチングにより形成す
る工程とを含む、半導体装置の製造方法において、 前記第１の層間絶縁膜形成工程より後で、かつ、前記第
２の層間絶縁膜形成工程より前に行われ、該第２の層間
絶縁膜の所定の部分に前記コンタクト孔をエッチングに
より形成する際に、エッチングストッパーとして機能す
る配線膜を、前記第１の層間絶縁膜上に形成する工程を
有し、 前記第２の層間絶縁膜形成工程は、前記配線膜上に前記
第２の層間絶縁膜を形成する工程であることを特徴とす
る半導体装置の製造方法。5. A step of preparing a semiconductor substrate, a step of forming a first interlayer insulating film on the semiconductor substrate, and a step of forming a second interlayer insulating film on the first interlayer insulating film. A semiconductor including a second interlayer insulating film forming step of forming an insulating film, and a step of forming a contact hole functioning as an overlay accuracy measurement pattern in a predetermined portion of the second interlayer insulating film by etching; In the device manufacturing method, the method is performed after the step of forming the first interlayer insulating film and before the step of forming the second interlayer insulating film, and the contact is formed at a predetermined portion of the second interlayer insulating film. A step of forming a wiring film functioning as an etching stopper on the first interlayer insulating film when forming the hole by etching; and forming the second interlayer insulating film on the wiring film. The second interlayer insulation The method of manufacturing a semiconductor device, characterized in that the step of forming a.
基板上に第１の層間絶縁膜を形成する第１の層間絶縁膜
形成工程と、該第１の層間絶縁膜上に第２の層間絶縁膜
を形成する第２の層間絶縁膜形成工程と、該第２の層間
絶縁膜の所定の部分に、アライメントマークとして機能
するコンタクト孔を、エッチングにより形成する工程と
を含む、半導体装置の製造方法において、 前記第１の層間絶縁膜形成工程より後で、かつ、前記第
２の層間絶縁膜形成工程より前に行われ、該第２の層間
絶縁膜の所定の部分に前記コンタクト孔をエッチングに
より形成する際に、エッチングストッパーとして機能す
る配線膜を、前記第１の層間絶縁膜上に形成する工程を
有し、 前記第２の層間絶縁膜形成工程は、前記配線膜上に前記
第２の層間絶縁膜を形成する工程であることを特徴とす
る半導体装置の製造方法。6. A step of preparing a semiconductor substrate, a step of forming a first interlayer insulating film on the semiconductor substrate, and a step of forming a second interlayer insulating film on the first interlayer insulating film. A method of manufacturing a semiconductor device, comprising: a second interlayer insulating film forming step of forming an insulating film; and a step of forming a contact hole functioning as an alignment mark in a predetermined portion of the second interlayer insulating film by etching. In the method, the method is performed after the first interlayer insulating film forming step and before the second interlayer insulating film forming step, and the contact hole is etched in a predetermined portion of the second interlayer insulating film. Forming a wiring film functioning as an etching stopper on the first interlayer insulating film, and forming the second interlayer insulating film on the wiring film. Form interlayer insulating film The method of manufacturing a semiconductor device which is a that process.
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| JP11099570A JP2000294490A (en) | 1999-04-07 | 1999-04-07 | Semiconductor device and its manufacture |
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- 2000-04-07 KR KR1020000018105A patent/KR20000071584A/en not_active Application Discontinuation
Cited By (1)
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| US7736844B2 (en) | 2006-08-03 | 2010-06-15 | Samsung Electronics Co., Ltd. | Overlay mark and method of forming the same |
Also Published As
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