KR100881813B1 - A method for forming a overlay vernier of a semiconductor device - Google Patents

A method for forming a overlay vernier of a semiconductor device Download PDF

Info

Publication number
KR100881813B1
KR100881813B1 KR1020020087194A KR20020087194A KR100881813B1 KR 100881813 B1 KR100881813 B1 KR 100881813B1 KR 1020020087194 A KR1020020087194 A KR 1020020087194A KR 20020087194 A KR20020087194 A KR 20020087194A KR 100881813 B1 KR100881813 B1 KR 100881813B1
Authority
KR
South Korea
Prior art keywords
forming
mark
overlap
overlap mark
semiconductor device
Prior art date
Application number
KR1020020087194A
Other languages
Korean (ko)
Other versions
KR20040060404A (en
Inventor
권기성
박정현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020087194A priority Critical patent/KR100881813B1/en
Publication of KR20040060404A publication Critical patent/KR20040060404A/en
Application granted granted Critical
Publication of KR100881813B1 publication Critical patent/KR100881813B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines

Abstract

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, The present invention relates to a method for forming an overlap mark of a semiconductor device,

하부구조 상에 불투명층인 폴리실리콘막으로 인하여 광학적인 중첩도 측정 공정을 실시할 수 없었던 점을 극복하기 위하여To overcome the fact that the optical overlap measurement process could not be performed due to the polysilicon film, which is an opaque layer on the substructure.

상기 폴리실리콘막의 예정된 영역에서 높은 단차가 구비되도록 하부구조를 패터닝하고 후속공정으로 층간절연막과 폴리실리콘막을 형성한 다음, 단차진 부분에 감광막패턴을 형성하여 박스 인 박스 형태의 중첩 마크를 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시킬 수 있는 기술이다. The lower structure is patterned so that a high step is provided in a predetermined region of the polysilicon film, and an interlayer insulating film and a polysilicon film are formed in a subsequent process, and then a photosensitive film pattern is formed on the stepped portion to form a box-in-box overlapping mark. It is a technology that can improve the yield, characteristics and reliability of the device.

Description

반도체소자의 중첩마크 형성방법{A method for forming a overlay vernier of a semiconductor device}A method for forming a overlay vernier of a semiconductor device

도 1 은 종래기술에 따른 반도체소자의 중첩마크를 도시한 단면도.1 is a cross-sectional view showing an overlap mark of a semiconductor device according to the prior art.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.2A and 2B are cross-sectional views illustrating a method of forming an overlap mark of a semiconductor device according to an embodiment of the present invention.

도 3 은 종래기술과 본 발명에 따라 형성된 중첩마크를 도시한 평면 사진.Figure 3 is a planar photograph showing an overlap mark formed according to the prior art and the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,31 : 반도체기판11,31: Semiconductor substrate

13,33 : 게이트전극용 도전층, 워드라인용 도전층13,33: conductive layer for gate electrode, conductive layer for word line

15,35 : 하부절연층 17,37 : 비트라인용 도전층15,35: lower insulating layer 17,37: conductive layer for bit line

19,39 : 층간절연막 21,41 : 폴리실리콘막19,39: interlayer insulating film 21,41: polysilicon film

23,43 : 감광막패턴23,43: photoresist pattern

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정시 포토 리소그래피 공정에 사용되는 중첩마크를 형성하는 기술에 관 한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an overlap mark of a semiconductor device, and more particularly, to a technique of forming an overlap mark used in a photolithography process during a manufacturing process of a semiconductor device.

일반적으로, 중첩마크 ( overlay vernier ) 는 반도체소자의 셀부와 같은 형태로 여유면적이 있는 스크라이브 라인 ( scribe line ) 과 주변회로부에 형성하되, 셀부와 같은 공정으로 형성한다. In general, an overlay vernier is formed in a scribe line and a peripheral circuit part having a free area in the same shape as a cell part of a semiconductor device, and is formed by the same process as a cell part.

그러나, 후속 공정으로 하부층을 도포하는 박막을 형성하는 경우는 하부구조가 거의 보이지 않아 중첩도를 측정할 수 없는 경우가 유발된다. However, in the case of forming a thin film applying the lower layer in a subsequent process, the underlying structure is almost invisible, and thus the degree of overlap cannot be measured.

도 1 은 종래기술에 따른 반도체소자의 중첩 마크 형성방법을 도시한 단면도로서, 일측은 셀부를 도시하고 타측은 중첩마크가 구비되는 부분을 도시한다. 1 is a cross-sectional view illustrating a method of forming an overlap mark of a semiconductor device according to the prior art, one side showing a cell portion and the other side showing a portion having an overlap mark.

도 1 을 참조하면, 반도체기판(11) 상의 활성영역에 게이트전극용 도전층(13)을 패터닝하여 게이트전극을 형성한다. Referring to FIG. 1, a gate electrode is formed by patterning a conductive layer 13 for a gate electrode in an active region on a semiconductor substrate 11.

상기 게이트전극 상부를 평탄화시키는 하부절연층(15)을 형성한다. A lower insulating layer 15 is formed to planarize the gate electrode.

상기 하부절연층(15)을 통하여 상기 반도체기판(11)에 접속되는 비트라인용 도전층(17)을 형성하고 A bit line conductive layer 17 connected to the semiconductor substrate 11 is formed through the lower insulating layer 15.

비트라인 마스크를 이용한 사진식각공정으로 상기 셀부의 비트라인용 도전층(17)을 식각하여 비트라인을 형성한 다음, 박스 인 박스 형태의 중첩마크 마스크를 이용한 사진식각공정으로 상기 타측의 비트라인용 도전층 중앙부를 사각구조로 식각한다.A bit line is formed by etching the bit line conductive layer 17 of the cell unit by a photolithography process using a bit line mask, and then a photolithography process using a superimposed mark mask of a box-in-box type for the bit line of the other side The central portion of the conductive layer is etched in a square structure.

전체표면상부를 평탄화시키는 층간절연막(19)을 형성한다.An interlayer insulating film 19 is formed to planarize the entire upper surface.

상기 층간절연막(19) 상부에 폴리실리콘막(21)을 증착한다. 이때, 상기 폴리실리콘막(21)은 불투명층으로 상기 비트라인이 이루는 단차를 파악하기 어렵게 한다. The polysilicon film 21 is deposited on the interlayer insulating film 19. At this time, the polysilicon layer 21 makes it difficult to grasp the step formed by the bit line as an opaque layer.

상기 폴리실리콘막(21) 상부에 감광막패턴(23)을 형성한다. 이때, 상기 감광막패턴(23)은 하부층인 폴리실리콘막(21)과 단차를 가져 측정마크의 역할을 한다. The photosensitive film pattern 23 is formed on the polysilicon film 21. In this case, the photoresist pattern 23 has a step with the polysilicon layer 21 as a lower layer to serve as a measurement mark.

상기 감광막패턴(23)의 형성후 중첩도를 측정하면 상기 감광막패턴(23)과 폴리실리콘막(21)이 이루는 단차만이 파악될 뿐, 그 하부층은 확인할 수 없다.When the degree of overlap after the formation of the photoresist pattern 23 is measured, only the step formed by the photoresist pattern 23 and the polysilicon layer 21 is understood, and the lower layer thereof cannot be identified.

상기한 바와 같이 종래기술에 따른 반도체소자의 중첩 마크 형성방법은, 평탄화된 층간절연막 상부에 불투명한 폴리실리콘막을 증착하여 광학적으로 중첩도를 측정하기 어려운 문제점이 있다. As described above, the method of forming an overlap mark of a semiconductor device according to the related art has a problem that it is difficult to optically measure the degree of overlap by depositing an opaque polysilicon film on the planarized interlayer insulating film.

본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극인 워드라인의 형성공정시 예정된 부분이 식각되도록 패터닝하여 후속 공정으로 형성되는 폴리실리콘막이 하부구조에 의하여 단차를 가지며 형성되도록 하여 중첩도를 용이하게 측정하는 있도록 하는 반도체소자의 중첩마크 형성방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art of the present invention, the polysilicon film formed in a subsequent process is patterned so that a predetermined portion is etched during the formation process of the word line as a gate electrode so that the polysilicon film is formed with a step by the substructure to have an overlap. It is an object of the present invention to provide a method for forming a superimposed mark of a semiconductor device so that the measurement can be easily performed.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은, In order to achieve the above object, the method of forming an overlap mark of a semiconductor device according to the present invention,

반도체소자의 셀부에 워드라인과 비트라인을 형성할 때 중첩마크가 구비되는 부분의 중앙부를 사각구조로 식각하는 공정과,Forming a word line and a bit line in the cell portion of the semiconductor device and etching the central portion of the portion where the overlap mark is provided in a rectangular structure;

전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크 가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,Forming an interlayer insulating film over the entire surface and flattening etching the same, wherein the center portion of the interlayer insulating film having the overlap mark is concave in a rectangular structure;

전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,Depositing a polysilicon film as an opaque layer on the entire surface,

상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 것을 제1 특징으로 한다. And forming a photoresist pattern on a central portion of the concave portion of the portion where the overlap mark is provided to form an overlap mark in the form of a box-in box.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은, In addition, in order to achieve the above object, the method of forming an overlap mark of a semiconductor device according to the present invention,

중첩마크가 구비되는 부분의 반도체기판에 트렌치를 형성하고 셀부에 워드라인이나 비트라인을 형성할 때 상기 트렌치 중앙 및 측벽에만 워드라인용이나 비트라인용 도전층을 형성하여 사각구조를 유지하는 공정과,Forming a trench in the semiconductor substrate of the portion where the overlap mark is provided and forming a word line or a bit line in the cell portion to form a conductive layer for the word line or the bit line only in the center and sidewalls of the trench to maintain the rectangular structure; ,

전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,Forming an interlayer insulating film over the entire surface and etching the flattened layer, wherein the center portion of the interlayer insulating film having the overlap mark is concave in a rectangular structure;

전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,Depositing a polysilicon film as an opaque layer on the entire surface,

상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 것을 제2특징으로 한다. It is a 2nd characteristic that the process includes forming the photosensitive film pattern in the center of the recessed part of the part provided with the superimposition mark, and forming the superimposition mark of the recessed part and the box-in-box form.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b 는 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도로서, 일측은 셀부를 도시하고 타측은 중첩마크가 구비되는 부분을 도시한다. 2A and 2B are cross-sectional views illustrating a method of forming an overlap mark of a semiconductor device according to the prior art, one side showing a cell portion and the other side showing a portion having an overlap mark.                     

도 2a 를 참조하면, 반도체기판(31) 상에 게이트전극용 도전층(33)을 증착하고 게이트전극 마스크를 이용한 사진식각공정으로 상기 셀부의 게이트전극용 도전층(33)을 식각하여 상기 셀부에 게이트전극을 형성한다. Referring to FIG. 2A, the gate electrode conductive layer 33 is deposited on the semiconductor substrate 31, and the gate electrode conductive layer 33 is etched by the photolithography process using a gate electrode mask. A gate electrode is formed.

전체표면상부를 평탄화시키는 하부절연층(35)을 형성한다. A lower insulating layer 35 is formed to planarize the entire upper surface.

상기 타측의 중앙부가 사각구조로 식각된 박스 인 박스 형태의 바깥박스를 형성할 수 있도록 상기 하부절연층(35) 및 게이트전극용 도전층을 식각한다. The lower insulating layer 35 and the conductive layer for the gate electrode are etched to form an outer box of a box-shaped box in which the center portion of the other side is etched in a square structure.

전체표면상부에 비트라인용 도전층(37)을 증착하고, 비트라인 마스크를 이용한 사진식각공정으로 상기 셀부의 비트라인용 도전층(37)을 식각하여 비트라인을 형성한다. The bit line conductive layer 37 is deposited on the entire surface, and the bit line conductive layer 37 is etched by the photolithography process using a bit line mask to form a bit line.

측정마크 마스크를 이용한 사진식각공정으로 상기 타측의 비트라인용 도전층을 식각하여 상기 타측의 게이트전극용 도전층(33)과 하부절연층(35) 적층구조가 이루는 사각구조의 측벽 및 상측에 남긴다. The bit line conductive layer on the other side is etched by a photolithography process using a measurement mark mask and left on the sidewalls and the upper side of the rectangular structure formed by the stack structure of the gate electrode conductive layer 33 and the lower insulating layer 35 on the other side. .

전체표면상부에 층간절연막(39)을 1000 ∼ 30000 Å 두께로 형성하고 이를 평탄화식각한다. 이때, 상기 층간절연막(39)의 타측은 게이트전극용 도전층(33), 하부절연층(35) 및 비트라인용 도전층(37)으로 인한 단차 때문에 사각 구조로 중앙부가 오목한 구조로 형성된다. 상기 평탄화식각공정은 200 ∼ 5000 Å 두께만큼 실시한다. An interlayer insulating film 39 is formed on the entire surface to have a thickness of 1000 to 30000 Å and flattened etching. At this time, the other side of the interlayer insulating film 39 is formed in a rectangular structure with a rectangular structure due to the step difference caused by the gate electrode conductive layer 33, the lower insulating layer 35, and the bit line conductive layer 37. The planar etching process is performed by 200 to 5000 mm thick.

전체표면상부에 폴리실리콘막(41)을 형성한다. The polysilicon film 41 is formed on the entire surface.

상기 폴리실리콘막(41) 상부에 감광막패턴(43)을 형성한다. 이때, 상기 감광막패턴(43)은 상기 타측에 구비되는 오목한 부분의 중앙부에 구비되어 박스 인 박스 형태의 중첩마크를 형성한다. The photosensitive film pattern 43 is formed on the polysilicon film 41. At this time, the photosensitive film pattern 43 is provided at the center of the concave portion provided on the other side to form a superimposed mark in the form of a box.

본 발명의 다른 실시예는 상기 도 2a 및 도 2b 의 공정에서 중첩마크가 구비되는 부분의 반도체기판에 사각구조의 트렌치를 형성하고 후속공정으로 워드라인이나 비트라인의 패터닝 공정시 상기 트렌치 상부 및 측벽에만 소정두께 형성한 다음, 후속 공정으로 박스 인 박스 형태의 중첩마크를 형성하는 것이다. Another embodiment of the present invention is to form a trench of the rectangular structure on the semiconductor substrate of the portion is provided with the overlap mark in the process of Figures 2a and 2b and the upper and sidewalls of the trench during the patterning process of the word line or bit line Only a predetermined thickness is formed, and then a superimposed mark in the form of a box in a box is formed in a subsequent process.

도 3 은 종래기술 및 본 발명에 따라 형성된 반도체소자의 중첩마크를 도시한 평면 사진이다. 3 is a planar photograph showing a superimposed mark of a semiconductor device formed according to the prior art and the present invention.

도 3 을 참조하면, 종래기술에 따른 중첩마크는 하나의 박스만이 도시되어 있어 중첩도를 측정할 수 없으나, 본 발명에 따른 중첩마크는 박스 인 박스 형태를 이루고 있어 중첩도를 용이하게 측정할 수 있다. Referring to Figure 3, the overlap mark according to the prior art is shown only one box can not measure the degree of overlap, but the overlap mark according to the present invention forms a box-in box form to easily measure the degree of overlap Can be.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 중첩마크 형성방법은, 불투명한 층의 하부구조가 보이지 않아 후속 공정에서 광학적으로 중첩도를 측정할 수 없는 문제점을 해결하기 위하여 단차를 갖는 구조로 하부구조를 형성함으로써 불투명층을 증착한 후에서 상기 불투명층이 갖는 단차를 이용하여 광학적으로 중첩도를 측정할 수 있고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다. As described above, the method for forming a superimposition mark of a semiconductor device according to the present invention has a structure having a step in order to solve the problem that the substructure of the opaque layer is not seen and thus the overlapping degree cannot be optically measured in a subsequent process. By forming the structure, the degree of overlapping can be optically measured by using the step of the opaque layer after depositing the opaque layer, thereby providing the effect of improving the yield, characteristics and reliability of the semiconductor device.

Claims (2)

반도체소자의 셀부에 워드라인과 비트라인을 형성할 때 중첩마크가 구비되는 부분의 중앙부를 사각구조로 식각하는 공정과,Forming a word line and a bit line in the cell portion of the semiconductor device and etching the central portion of the portion where the overlap mark is provided in a rectangular structure; 전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,Forming an interlayer insulating film over the entire surface and etching the flattened layer, wherein the center portion of the interlayer insulating film having the overlap mark is concave in a rectangular structure; 전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,Depositing a polysilicon film as an opaque layer on the entire surface, 상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.And forming a photosensitive film pattern in the center of the concave portion of the portion where the overlap mark is provided to form an overlap mark of the concave portion and the box-in-box shape. 중첩마크가 구비되는 부분의 반도체기판에 트렌치를 형성하고 셀부에 워드라인이나 비트라인을 형성할 때 상기 트렌치 중앙 및 측벽에만 워드라인용이나 비트라인용 도전층을 형성하여 사각구조를 유지하는 공정과,Forming a trench in the semiconductor substrate of the portion where the overlap mark is provided and forming a word line or a bit line in the cell portion to form a conductive layer for the word line or the bit line only in the center and sidewalls of the trench to maintain the rectangular structure; , 전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,Forming an interlayer insulating film over the entire surface and etching the flattened layer, wherein the center portion of the interlayer insulating film having the overlap mark is concave in a rectangular structure; 전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,Depositing a polysilicon film as an opaque layer on the entire surface, 상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.And forming a photosensitive film pattern in the center of the concave portion of the portion where the overlap mark is provided to form an overlap mark of the concave portion and the box-in-box shape.
KR1020020087194A 2002-12-30 2002-12-30 A method for forming a overlay vernier of a semiconductor device KR100881813B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020087194A KR100881813B1 (en) 2002-12-30 2002-12-30 A method for forming a overlay vernier of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087194A KR100881813B1 (en) 2002-12-30 2002-12-30 A method for forming a overlay vernier of a semiconductor device

Publications (2)

Publication Number Publication Date
KR20040060404A KR20040060404A (en) 2004-07-06
KR100881813B1 true KR100881813B1 (en) 2009-02-03

Family

ID=37352309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087194A KR100881813B1 (en) 2002-12-30 2002-12-30 A method for forming a overlay vernier of a semiconductor device

Country Status (1)

Country Link
KR (1) KR100881813B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010002126A (en) * 1999-06-11 2001-01-05 김영환 An overlay mark

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010002126A (en) * 1999-06-11 2001-01-05 김영환 An overlay mark

Also Published As

Publication number Publication date
KR20040060404A (en) 2004-07-06

Similar Documents

Publication Publication Date Title
US7785980B2 (en) Method of manufacturing semiconductor device using alignment mark and mark hole
KR100505690B1 (en) Integrated circuit semiconductor device having overlay key and align key, and fabrication method thereof
JP3415551B2 (en) Method for manufacturing semiconductor device
JP2013030582A (en) Method of manufacturing semiconductor device
KR100368569B1 (en) Semiconductor device and its manufacturing method
KR100849358B1 (en) Method for Menufaturing Align Key of Semiconductor Divice
US7550362B2 (en) Method for manufacturing semiconductor device
KR100471410B1 (en) Bit line contact formation method of semiconductor device
KR100881813B1 (en) A method for forming a overlay vernier of a semiconductor device
KR20000006136A (en) semiconductor device and manufacturing method of the same
US7094662B2 (en) Overlay mark and method of fabricating the same
KR100613392B1 (en) Method for fabricating self aligned contact hole
JP3172998B2 (en) Semiconductor device and manufacturing method thereof
JP4376500B2 (en) Resist embedding method and semiconductor device manufacturing method
KR100527558B1 (en) A method for forming a overlay vernier of a semiconductor device
KR101031396B1 (en) A method for forming overlay vernier of a semiconductor device
KR100567053B1 (en) Method of forming overlay measurement pattern for semiconductor device
KR100304441B1 (en) Forming method for a align mark of semiconductor device
KR100317581B1 (en) How to Create Nested Marks Using a Frame-in-Frame Mesa Structure Mask
KR20040086857A (en) A method for forming a overlay vernier of a semiconductor device
KR20050096633A (en) A method for forming a alignment mark of a semiconductor device
KR100294696B1 (en) Semiconductor device and method for manufacturing the same
KR20070075980A (en) Layout of semiconductor device and method for manufacturing semiconductor device
KR20050091869A (en) A alignment mark of a semiconductor device and a method for forming the same
JPH09186221A (en) Alignment mark structure for semiconductor wafer and manufacture thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee