KR20050096633A

KR20050096633A - A method for forming a alignment mark of a semiconductor device

Info

Publication number: KR20050096633A
Application number: KR1020040022073A
Authority: KR
Inventors: 황영선
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-06

Abstract

본 발명은 반도체소자의 정렬마크 형성방법에 관한 것으로, The present invention relates to a method for forming an alignment mark of a semiconductor device.

반도체소자의 제조 공정에 필요한 정렬마크의 손상없이 형성하기 위하여, 정렬마크 영역의 주변에 보조패턴 영역이 설계된 정렬마크용 마스크를 이용한 사진식각공정과 후속 화학기계연마 ( CMP ) 공정으로 정렬마크를 형성함으로써 상기 정렬마크 영역 내의 정렬마크 손상없이 정렬마크를 형성하여 반도체소자의 후속 공정을 용이하게 실시할 수 있도록 하고 그에 따른 반도체소자의 특성, 생산성, 수율 및 신뢰성을 향상시킬 수 있는 기술이다. In order to form the alignment mark required for the manufacturing process of the semiconductor device, the alignment mark is formed by a photolithography process using a alignment mark mask and a subsequent chemical mechanical polishing (CMP) process in which an auxiliary pattern region is designed around the alignment mark region. By forming the alignment mark without damaging the alignment mark in the alignment mark region, it is possible to easily carry out the subsequent process of the semiconductor device, thereby improving the characteristics, productivity, yield and reliability of the semiconductor device.

Description

A method for forming a alignment mark of a semiconductor device

본 발명은 반도체소자의 정렬마크 형성방법에 관한 것으로, 특히 소자의 제조 공정을 진행하기 위한 정렬 ( align )을 용이하게 실시할 수 있도록 정렬도 측정에 필요한 정렬마크를 형성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an alignment mark of a semiconductor device, and more particularly, to a technique for forming an alignment mark for measuring alignment degree so that alignment can be easily performed to advance a device manufacturing process.

일반적으로, 정렬마크 ( align mark ) 는 반도체소자의 셀부와 같은 형태로 여유면적이 있는 스크라이브 라인 ( scribe line ) 과 주변회로부에 형성하되, 셀부와 같은 공정으로 형성한다.In general, an align mark is formed on a scribe line and a peripheral circuit part having a free area in the same shape as a cell part of a semiconductor device, and is formed by a process similar to a cell part.

도 1 은 종래기술에 따라 형성된 정렬마크용 마스크를 도시한 평면도이다.1 is a plan view showing a mask for alignment marks formed according to the prior art.

도 2a 및 도 2b 는 종래기술에 따른 반도체소자의 정렬마크 형성방법을 도시한 단면도로서, 상기 도 2b 의 양측 끝부분인 ⓐ 및 ⓒ 와, 중앙부분인 ⓑ 를 조합하여 도시한 것이다.2A and 2B are cross-sectional views illustrating a method of forming an alignment mark of a semiconductor device according to the prior art, in which ⓐ and ⓒ which are both ends of FIG. 2B are combined with ⓑ which is a central portion.

도 2a를 참조하면, 반도체기판(11) 상에 피식각층(13)을 형성한다.Referring to FIG. 2A, an etched layer 13 is formed on the semiconductor substrate 11.

그 다음, 상기 피식각층(13) 상에 식각장벽층(15)을 형성한다. 이때, 상기 식각장벽층(15)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.Next, an etch barrier layer 15 is formed on the etched layer 13. In this case, the etch barrier layer 15 is formed of an insulating material having excellent fluidity, such as BPSG.

그리고, 정렬마크 영역을 정의할 수 있는 노광마스크(미도시)를 이용한 사진식각공정으로 상기 식각장벽층(15)을 식각하고 상기 식각장벽층(15)을 마스크로 하여 상기 정렬마크 영역을 식각하여 단차가 구비되는 피식각층(13)을 형성한다.Then, the etching barrier layer 15 is etched using a photolithography process using an exposure mask (not shown) capable of defining an alignment mark region, and the alignment mark region is etched using the etching barrier layer 15 as a mask. An etching target layer 13 having a step is formed.

상기 정렬마크 영역을 포함한 전체표면상부에 제1층간절연막(17)을 일정두께 형성한다. 이때, 상기 제1층간절연막(17)은 하부구조물의 단차가 구비된 형태로 형성되어 정렬마크 역할을 하게 된다. A first interlayer insulating film 17 is formed on the entire surface including the alignment mark region at a predetermined thickness. In this case, the first interlayer insulating layer 17 is formed in a form having a step of the lower structure to serve as an alignment mark.

그 다음, 전체표면상부에 제2층간절연막(19)을 형성한다. Next, a second interlayer insulating film 19 is formed over the entire surface.

도 2b를 참조하면, 후속 평탄화 식각공정으로 불필요한 단차를 없앤다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다. Referring to FIG. 2B, the subsequent planarization etching process eliminates unnecessary steps. In this case, the planarization etching process is performed by a CMP process.

그러나, 상기 CMP 공정의 특성상 디싱 ( dishing ) 현상이 유발되어 상기 정렬마크 영역에 위치한 정렬마크가 불균일한 형태를 갖게 된다. However, due to the characteristics of the CMP process, a dishing phenomenon is caused, so that the alignment mark located in the alignment mark region has an uneven shape.

상기 도 2b 의 ⓐ, ⓑ 및 ⓒ 은 양측의 ⓐ 및 ⓒ 가 중앙의 ⓑ 와 달리 상부구조가 경사지게 형성된 것을 알 수 있다. Ⓐ, ⓑ and ⓒ of FIG. 2B can be seen that the upper structure is inclined unlike ⓑ and ⓒ at both sides of the center ⓑ.

도 3 은 상기 도 2b 의 ⓑ 및 ⓒ 부분을 단순화시켜 도시한 단면도로서, 정렬도를 측정하기 위한 레이저의 조사시 상기 정렬마크 영역에 반사되는 신호가 불규칙하게 나타나고 있음을 알 수 있다. FIG. 3 is a cross-sectional view schematically illustrating ⓑ and ⓒ of FIG. 2B, and it can be seen that a signal reflected in the alignment mark region is irregular when the laser is irradiated for measuring alignment.

이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 정렬마크 형성방법은, CMP 공정시 정렬마크의 일부가 연마되어 모양이 변형되거나 하부층에 의한 정렬마크의 뒤틀림 현상이 유발될 수 있어 정렬도 측정을 위한 광 또는 레이저의 조사시 반사되는 신호 및 강도 등에 따라 정렬 불량을 야기할 수 있고 그에 따른 반도체소자의 제조 공정을 어렵게 하는 문제점이 있다. As described above, in the method of forming the alignment mark of the semiconductor device according to the related art, a portion of the alignment mark may be polished during the CMP process to deform the shape or to cause distortion of the alignment mark due to the lower layer. There is a problem that may cause a misalignment according to the signal and the intensity reflected when the light or laser irradiation, and thereby makes the manufacturing process of the semiconductor device difficult.

본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 정렬마크용 마스크의 정렬마크 주변에 보조패턴을 설계하고 후속 공정으로 안정된 특성을 제공하는 정렬마크를 형성하여 반도체소자의 생산성 및 수율을 향상시킬 수 있는 반도체소자의 정렬마크 형성방법을 제공하는데 그 목적이 있다. In order to solve the above problems of the prior art of the present invention, by designing an auxiliary pattern around the alignment mark of the alignment mark mask and forming an alignment mark providing stable characteristics in a subsequent process to improve the productivity and yield of the semiconductor device. It is an object of the present invention to provide a method for forming an alignment mark of a semiconductor device.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 정렬마크 형성방법은, In order to achieve the above object, a method of forming an alignment mark of a semiconductor device according to the present invention,

반도체기판 상에 피식각층 및 식각장벽층을 적층하는 공정과,Stacking an etched layer and an etch barrier layer on a semiconductor substrate;

정렬마크 영역의 주변에 보조패턴 영역이 형성되는 정렬마크용 마스크를 이용한 사진식각공정으로 상기 식각장벽층 및 피식각층을 식각하여 정렬마크 영역 및 보조패턴 영역을 정의하는 공정과,A process of defining an alignment mark region and an auxiliary pattern region by etching the etch barrier layer and the etched layer by a photolithography process using an alignment mark mask having an auxiliary pattern region formed around the alignment mark region;

상기 정렬마크 영역 및 보조패턴 영역을 매립하는 층간절연막을 전체표면상부에 형성하고 화학기계연마 ( CMP ) 공정으로 정렬마크 및 보조패턴을 형성하는 공정을 포함하는 것과,Forming an interlayer insulating film filling the alignment mark region and the auxiliary pattern region on the entire surface and forming the alignment mark and the auxiliary pattern by a chemical mechanical polishing (CMP) process;

상기 정렬마크용 마스크는 상기 정렬마크 영역의 패턴 밀도와 같은 패턴 밀도로 상기 보조패턴 영역이 형성된 것과,The alignment mark mask is one in which the auxiliary pattern region is formed at the same pattern density as the pattern density of the alignment mark region,

상기 보조패턴은 바아 형태나 홀 형태로 형성되는 것을 특징으로 한다. The auxiliary pattern may be formed in a bar shape or a hole shape.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4 는 본 발명의 실시예에 따라 형성된 정렬마크용 마스크를 도시한 평면도이다. 4 is a plan view illustrating a mask for alignment marks formed according to an embodiment of the present invention.

도 4를 참조하면, 상기 도 1 에 도시된 바와 같이 형성된 정렬마크(100)의 주변에 보조패턴(200)이 형성된 것이다. Referring to FIG. 4, the auxiliary pattern 200 is formed around the alignment mark 100 formed as shown in FIG. 1.

이때, 상기 보조패턴(200)은 상기 정렬마크(100)에 형성된 패턴 밀도와 같은 패턴 밀도로 형성한다. In this case, the auxiliary pattern 200 is formed at the same pattern density as the pattern density formed on the alignment mark 100.

상기 보조패턴(200)은 홀 형태 ( hole type ) 로 형성한 것이나 상기 정렬마크(100)와 같은 바아 형태 ( bar type ) 로 형성할 수도 있다.The auxiliary pattern 200 may be formed in a hole type or a bar type like the alignment mark 100.

상기 도 4 의 정렬마크용 마스크를 이용한 정렬마크 형성방법을 설명하면 다음과 같다. The alignment mark forming method using the alignment mark mask of FIG. 4 will now be described.

먼저, 반도체기판(미도시) 상에 피식각층(미도시)을 형성한다. First, an etching target layer (not shown) is formed on a semiconductor substrate (not shown).

상기 피식각층 상에 식각장벽층(미도시)을 형성한다. An etching barrier layer (not shown) is formed on the etching layer.

그 다음, 정렬마크 영역을 정의할 수 있는 마스크(300)를 이용한 사진식각공정으로 상기 식각장벽층 및 피식각층을 식각하여 정렬마크 영역(미도시) 및 보조패턴 영역(미도시)을 정의한다. Next, the etch barrier layer and the etched layer are etched by a photolithography process using a mask 300 that can define an alignment mark region to define an alignment mark region (not shown) and an auxiliary pattern region (not shown).

이때, 상기 보조패턴 영역은 상기 정렬마크 영역과 같은 공정으로 상기 정렬마크 영역에 형성된 패턴 밀도와 같은 패턴 밀도로 형성된 것이다. In this case, the auxiliary pattern area is formed at the same pattern density as the pattern density formed on the alignment mark area by the same process as the alignment mark area.

후속 공정으로, 상기 정렬마크 영역 및 보조패턴 영역 매립하는 층간절연막을 형성하고 CMP 공정을 실시하여 정렬마크를 형성한다. In a subsequent process, an interlayer insulating film filling the alignment mark region and the auxiliary pattern region is formed and a CMP process is performed to form an alignment mark.

이때, 상기 보조패턴 영역은 상기 정렬마크 영역에서 디싱이 유발되지 않도록 CMP 정도를 조절할 수 있도록 한다. In this case, the auxiliary pattern region may adjust the degree of CMP so that dishing is not induced in the alignment mark region.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 정렬마크 형성방법은, 정렬마크의 형성 공정후 CMP 공정으로 상기 정렬마크가 손상되어 후속 공정을 어렵게 하는 문제점을 해결하기 위하여 상기 정렬마크 영역의 주변에 보조패턴을 형성하여 CMP 공정시 정렬마크 영역의 과도한 식각을 방지할 수 있도록 함으로써 반도체소자의 특성, 신뢰성, 생산성 및 수율을 향상시킬 수 있는 효과를 제공한다. As described above, in the method of forming an alignment mark of a semiconductor device according to the present invention, in order to solve the problem that the alignment mark is damaged by a CMP process after the formation process of the alignment mark, making the subsequent process difficult. By forming the auxiliary pattern to prevent excessive etching of the alignment mark region during the CMP process, it provides an effect of improving the characteristics, reliability, productivity and yield of the semiconductor device.

도 1 은 종래기술에 따라 형성된 정렬마크용 마스크를 도시한 평면도.1 is a plan view showing a mask for alignment marks formed according to the prior art.

도 2a 및 도 2b 는 종래기술에 따른 반도체소자의 정렬마크 형성방법을 도시한 단면도.2A and 2B are cross-sectional views illustrating a method for forming an alignment mark of a semiconductor device according to the prior art.

도 3 은 상기 도 2b 의 ⓑ 및 ⓒ 의 형상을 단순화시킨 정렬마크의 단면도.3 is a cross-sectional view of the alignment mark to simplify the shape of ⓑ and ⓒ of FIG. 2B.

도 4 는 본 발명에 따라 형성된 정렬마크용 마스크를 도시한 평면도.4 is a plan view showing a mask for alignment marks formed in accordance with the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 반도체기판 13 : 피식각층11: semiconductor substrate 13: etched layer

15 : 식각장벽층 17 : 제1층간절연막15: etching barrier layer 17: first interlayer insulating film

19 : 제2층간절연막 50,100 : 정렬마크19: second interlayer insulating film 50,100: alignment mark

200 : 보조패턴 300 : 정렬마크용 마스크200: auxiliary pattern 300: alignment mark mask

Claims

Stacking an etched layer and an etch barrier layer on a semiconductor substrate;

A process of defining an alignment mark region and an auxiliary pattern region by etching the etch barrier layer and the etched layer by a photolithography process using an alignment mark mask having an auxiliary pattern region formed around the alignment mark region;

Forming an alignment mark and an auxiliary pattern by a chemical mechanical polishing (CMP) process and forming an interlayer insulating film on the entire surface to fill the alignment mark region and the auxiliary pattern region.

The method of claim 1,

The alignment mark mask is a method of forming an alignment mark of a semiconductor device, characterized in that the auxiliary pattern region is formed at the same pattern density as the pattern density of the alignment mark region.

The method of claim 1,

And the auxiliary pattern is formed in a bar shape or a hole shape.