KR20070013030A - Method of forming a alignment key in a semiconductor device - Google Patents

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KR20070013030A KR1020050067361A KR20050067361A KR20070013030A KR 20070013030 A KR20070013030 A KR 20070013030A KR 1020050067361 A KR1020050067361 A KR 1020050067361A KR 20050067361 A KR20050067361 A KR 20050067361A KR 20070013030 A KR20070013030 A KR 20070013030A
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Abstract

A method for forming an alignment key of a semiconductor device is provided to align drain contact holes without using a separate key open process by forming a key step portion on the alignment key. A trench is formed in a semiconductor substrate(100) by using an ISO(International Standard Organization) alignment key and an HDP(High Density Plasma) oxide film(102) is formed, such that a portion of the trench is buried. A first polysilicon film(104), a second polysilicon film(106), a tungsten silicide film(108), a hard mask film(110), and a first interlayer dielectric are sequentially deposited. The first interlayer dielectric is polished, until an upper portion of the hard mask film is exposed. A photoresist pattern is formed on a second interlayer dielectric by using an ISO alignment key. The first and second interlayer dielectrics are etched by using the photoresist pattern as a mask, such that a recess is formed. Then, the photoresist pattern is removed, such that a second interlayer dielectric pattern is formed.

Description

반도체 소자의 정렬키 형성방법{Method of forming a alignment key in a semiconductor device}Method of forming a alignment key in a semiconductor device

도 1은 본 발명의 실시예에 따른 반도체 소자의 정렬키 형성방법을 설명하기 위해 도시한 레티클의 평면도이다.1 is a plan view illustrating a reticle for explaining a method of forming an alignment key of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2g는 도 1의 ISO 정렬키를 이용하여 웨이퍼의 스크라이브 라인 상에 형성된 정렬키 형성방법을 설명하기 위해 도시한 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming an alignment key formed on a scribe line of a wafer using the ISO alignment key of FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : HDP 산화막100 semiconductor substrate 102 HDP oxide film

104 : 제1 폴리실리콘막 106 : 제2 폴리실리콘막104: first polysilicon film 106: second polysilicon film

108 : 텅스텐실리사이드막 110 : 제1 하드 마스크막108: tungsten silicide film 110: first hard mask film

112 : 제1 층간 절연막 114 : 제2 층간 절연막112: first interlayer insulating film 114: second interlayer insulating film

114a : 제2 층간 절연막 패턴 116 : 포토레지스트 패턴 114a: second interlayer insulating film pattern 116: photoresist pattern

118 : 리세스 120 : 텅스텐막118: recess 120: tungsten film

122 : 제3 층간 절연막 124 : 제2 하드 마스크막122: third interlayer insulating film 124: second hard mask film

K : 키 단차K: height difference

본 발명은 반도체 소자의 정렬키 형성방법에 관한 것으로, 특히 드레인 콘택 형성시 별도의 키 오픈(Key Open) 공정 없이 웨이퍼 정렬(wafer alignment)을 할 수 있는 반도체 소자의 정렬키 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an alignment key of a semiconductor device, and more particularly, to a method of forming an alignment key of a semiconductor device capable of performing wafer alignment without a separate key opening process when forming a drain contact.

정렬키(alignment key)는 웨이퍼에서 반도체 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 이는 다른 마스크 간의 정렬(layer to layer alignment; 층간 정렬)에 사용된다. 즉, 반도체 소자 제조시 스크라이브 라인 상에 형성된 정렬키를 읽어들여 웨이퍼를 정렬한다.An alignment key is formed on a scribe line, which is a portion of the wafer where no semiconductor chip is formed, and is used for layer to layer alignment between different masks. That is, the wafer is aligned by reading the alignment key formed on the scribe line during the manufacture of the semiconductor device.

낸드(NAND) 플래쉬 메모리의 제조 공정에 있어서, 드레인 콘택홀은 그 깊이가 깊기 때문에 하드 마스크막을 마스크로 사용한다. 하드 마스크막이 폴리실리콘막일 경우 폴리실리콘막이 불투명하기 때문에 노광 장비가 정렬키를 인식하지 못하여 드레인 콘택홀을 형성하기 위한 마스크 형성전 하드 마스크막인 폴리실리콘막을 제거하는 별도의 키 오픈 공정이 추가되는 문제점이 있다.In the manufacturing process of a NAND flash memory, since the drain contact hole is deep, a hard mask film is used as a mask. When the hard mask film is a polysilicon film, since the polysilicon film is opaque, a separate key opening process is added to remove the polysilicon film, which is a hard mask film, before forming the mask to form the drain contact hole because the exposure equipment does not recognize the alignment key. There is this.

또한, 드레인 콘택홀 형성시 질화막인 하드 마스크막을 사용하는 방법이 있다. 질화막을 사용할 경우 질화막은 투명하기 때문에 웨이퍼 정렬시 폴리실리콘막처럼 별도의 키 오픈 공정이 추가되지 않는다. 그러나, 산화막인 절연층과의 식각 선택비의 차이로 인해 조밀한 패턴에서는 탑(Top) 손실이 발생하여 적용시 어려움이 있다. 여기서, 탑 손실은 조밀한 패턴으로 인하여 식각시 상부의 폭이 넓게 식 각 되고 아래로 내려갈 수 록 식각 되는 폭이 좁다. 그러므로 상부의 CD(Critical Dimension; 임계치수)와 아랫부분의 CD가 다르게 되어 실질적인 CD는 아랫부분의 CD가 되는 것이다. 그리고, 패턴 밀도가 조밀하여 원하는 깊이까지 식각 되지 않아 원하는 높이까지 식각 하기 위해 연속해서 식각을 하다 보면 상부 쪽이 과도 식각 되어 손실된다.In addition, there is a method of using a hard mask film that is a nitride film when forming the drain contact hole. When the nitride film is used, the nitride film is transparent so that a separate key-opening process is not added when the wafer is aligned. However, due to the difference in etching selectivity with the insulating layer, which is an oxide film, a top loss occurs in a dense pattern, which makes it difficult to apply. Here, the top loss is narrow because the upper part is etched broadly and the lower part is etched down due to the dense pattern. Therefore, the upper CD (critical dimension) and the lower CD is different, the actual CD is the lower CD. And, because the density of the pattern is not etched to the desired depth and continuously etched to etch to the desired height, the upper side is over-etched and lost.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 드레인 콘택홀 형성시 별도의 키 오픈 공정 없이 웨이퍼 정렬을 할 수 있는 반도체 소자의 정렬키 형성방법을 제공하는 데 있다.An object of the present invention devised to solve the above-described problem is to provide a method for forming an alignment key of a semiconductor device capable of aligning a wafer without a separate key opening process when forming a drain contact hole.

본 발명의 실시예에 따른 반도체 소자의 정렬키 형성방법은, 웨이퍼의 스크라이브 라인 영역의 반도체 기판 내에 소자분리막 정렬키를 이용하여 트렌치를 형성한 후, 상기 트렌치의 일부가 매립되도록 산화막을 형성하는 단계와, 전체 구조 상부에 제1 및 제2 폴리실리콘막, 텅스텐실리사이드막, 제1 하드 마스크막 및 제1 층간 절연막을 순차적으로 형성하는 단계와, 상기 제1 층간 절연막을 연마한 후, 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 상부에 상기 소자분리막 정렬키를 이용하여 포토레지스트 패턴을 형성한 후, 상기 제2 및 제1 층간 절연막을 식각 하여 리세스를 형성하는 단계와, 상기 리세스가 매립되 도록 텅스텐막을 형성한 후, 연마함으로써 상기 텅스텐막의 디싱 현상이 발생하여 상기 제2 층간 절연막과 상기 텅스텐막 간에 키 단차가 형성되는 단계와, 상기 결과물 상부의 단차를 따라 제3 층간 절연막을 형성한 후, 상기 제3 층간 절연막 상부에 제2 하드 마스크막을 형성하는 단계를 포함하는 반도체 소자의 정렬키 형성방법을 제공한다.In the method of forming an alignment key of a semiconductor device according to an embodiment of the present invention, after forming a trench using a device isolation layer alignment key in a semiconductor substrate in a scribe line region of a wafer, forming an oxide layer to fill a portion of the trench And sequentially forming a first and a second polysilicon film, a tungsten silicide film, a first hard mask film, and a first interlayer insulating film on the entire structure, and after polishing the first interlayer insulating film, Forming a second interlayer insulating film on the substrate; forming a photoresist pattern on the second interlayer insulating film by using the device isolation layer alignment key; and etching the second and first interlayer insulating films to form a recess And forming a tungsten film so that the recess is filled, and then dishing of the tungsten film occurs by polishing, thereby forming the tungsten film. Forming a key step between the tungsten films, and forming a third interlayer insulating film along the stepped upper portion of the resultant, and then forming a second hard mask film on the third interlayer insulating film. Provides a key forming method.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 소자의 정렬키 형성방법을 설명하기 위해 도시한 레티클의 평면도이다.1 is a plan view illustrating a reticle for explaining a method of forming an alignment key of a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 레티클(B) 상에 ISO 정렬키를 나타내고 있다. C는 크롬(crom) 처리를 한 부분을 나타낸 것이고, D는 크롬 처리를 하지 않은 부분을 나타낸 것으로 ISO 정렬키를 표시한 것이다. 여기서, 스페이스의 폭(E)과 정렬키의 폭(F)은 각각 1μm 내지 15μm로 한다.Referring to FIG. 1, an ISO alignment key is shown on a reticle B. FIG. C is the chromed part, D is the chromed part, and ISO alignment key. Here, the width E of the space and the width F of the alignment key are set to 1 µm to 15 µm, respectively.

도 2a 내지 도 2g는 도 1의 ISO 정렬키를 이용하여 웨이퍼의 스크라이브 라인 상에 형성된 정렬키 형성방법을 설명하기 위해 도시한 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming an alignment key formed on a scribe line of a wafer using the ISO alignment key of FIG. 1.

도 2a를 참조하면, 웨이퍼의 스크라이브 라인 영역의 반도체 기판(100) 내에 ISO 정렬키를 이용하여 트렌치를 형성한 후, 트렌치의 일부가 매립되도록 HDP 산화막(102)을 형성한다. 그런 다음, 전체 구조 상부에 제1 폴리실리콘막(104), 제2 폴 리실리콘막(106), 텅스텐 실리사이드막(108), 하드 마스크막(110) 및 제1 층간 절연막(112)을 순차적으로 증착한 후, 하드 마스크막(110) 상부가 노출될 때까지 제1 층간 절연막(112)을 연마한다. 하드 마스크막(110) 및 제1 층간 절연막(112) 상부에 제2 층간 절연막(114)을 형성한다.Referring to FIG. 2A, after the trench is formed using the ISO alignment key in the semiconductor substrate 100 in the scribe line region of the wafer, the HDP oxide layer 102 is formed to fill a portion of the trench. Thereafter, the first polysilicon film 104, the second polysilicon film 106, the tungsten silicide film 108, the hard mask film 110, and the first interlayer insulating film 112 are sequentially disposed on the entire structure. After the deposition, the first interlayer insulating layer 112 is polished until the upper portion of the hard mask layer 110 is exposed. A second interlayer insulating layer 114 is formed on the hard mask layer 110 and the first interlayer insulating layer 112.

상기에서, 하드 마스크막(110), 제1 및 제2 층간 절연막(112 및 114)은 산화막으로 형성한다.In the above, the hard mask film 110 and the first and second interlayer insulating films 112 and 114 are formed of an oxide film.

도 2b를 참조하면, 제2 층간 절연막(114) 상부에 ISO 정렬키를 이용하여 포토레지스트 패턴(116)을 형성한다.Referring to FIG. 2B, the photoresist pattern 116 is formed on the second interlayer insulating layer 114 using the ISO alignment key.

도 2c를 참조하면, 포토레지스트 패턴(116)을 마스크로 이용하여 제2 층간 절연막(114) 및 제1 층간 절연막(112)을 식각 하여 리세스(118)를 형성한 후, 포토레지스트 패턴(116)을 제거하여 제2 층간 절연막 패턴(114a)을 형성한다.Referring to FIG. 2C, the second interlayer insulating layer 114 and the first interlayer insulating layer 112 are etched using the photoresist pattern 116 as a mask to form the recess 118, and then the photoresist pattern 116. ) Is removed to form a second interlayer insulating film pattern 114a.

상기에서, 정렬키 영역의 제1 층간 절연막(112) 및 제2 층간 절연막(114)의 일부를 식각 한다.In the above, portions of the first interlayer insulating layer 112 and the second interlayer insulating layer 114 of the alignment key region are etched.

도 2d를 참조하면, 리세스(118)가 매립되도록 전체 구조 상부에 텅스텐막(120)을 형성한다.Referring to FIG. 2D, a tungsten film 120 is formed on the entire structure to fill the recess 118.

도 2e를 참조하면, 제2 층간 절연막 패턴(114a) 상부가 노출될 때까지 텅스텐막(120)을 연마한다.Referring to FIG. 2E, the tungsten film 120 is polished until the upper portion of the second interlayer insulating film pattern 114a is exposed.

상기에서, 텅스텐막(120) 연마시 패턴 밀도가 셀 영역보다 큰 패턴으로 형성된 정렬키 영역에서는 연마되는 양이 다르게 나타나는 텅스텐막(120)의 디싱(dighing) 현상이 발생하여 제2 층간 절연막(114)과 텅스텐막(120) 간에 자연스럽 게 키(key) 단차(K)가 형성된다. 키 단차(K)는 200Å 내지 2000Å의 두께로 형성된다.In the above, when the tungsten film 120 is polished, a digging phenomenon of the tungsten film 120, in which the amount of polishing is different, occurs in the alignment key region having a pattern density greater than that of the cell region. ) And a key step K is naturally formed between the tungsten film 120 and the tungsten film 120. The key step K is formed to a thickness of 200 kPa to 2000 kPa.

도 2f를 참조하면, 전체 구조 상부에 제3 층간 절연막(122)을 형성한다.Referring to FIG. 2F, a third interlayer insulating layer 122 is formed on the entire structure.

상기에서, 텅스텐막(120)의 디싱 현상에 의해 형성된 키 단차(K)로 인하여 제3 층간 절연막(122)을 형성하여도 키 단차(K)는 유지되게 된다.In the above, the key step K is maintained even when the third interlayer insulating film 122 is formed due to the key step K formed by dishing of the tungsten film 120.

도 2g를 참조하면, 제3 층간 절연막(122) 상부에 하드 마스크막(124)을 형성한다.Referring to FIG. 2G, a hard mask layer 124 is formed on the third interlayer insulating layer 122.

상기에서, 하드 마스크막(124)은 폴리실리콘막으로 형성한다. 하드 마스크막(124)을 형성하여도 키 단차(K)가 유지됨으로 드레인 콘택홀을 형성하기 위한 마스크 형성시 정렬을 할 수 있게 된다. 즉, 키 단차(K)로 인해 다이 간의 정렬을 용이하게 할 수 있다는 것이다.In the above, the hard mask film 124 is formed of a polysilicon film. Even when the hard mask layer 124 is formed, the key step K is maintained so that alignment can be performed when forming the mask for forming the drain contact hole. That is, the key step K can facilitate alignment between dies.

본 발명의 정렬키는 메탈1(Metal 1; 플로팅 게이트용 전도체) 형성시에도 적용이 가능하다. 메탈1 형성시 하드 마스크막으로써 텅스텐막이나 폴리실리콘막을 적용하는데, 텅스텐막이나 폴리실리콘막이 불투명하기 때문에 정렬시 문제가 발생 된다. 그러므로 스크라이브 라인 상에 형성되는 정렬키에 자연스럽게 키 단차를 발생시켜 메탈1 형성시 적용하여 키 오픈 공정 없이 정렬을 수행하는 것이다.The alignment key of the present invention can be applied even when forming metal 1 (conductor for floating gate). When forming the metal 1, a tungsten film or a polysilicon film is used as the hard mask film. However, the tungsten film and the polysilicon film are opaque, and thus a problem occurs in the alignment. Therefore, a key step is naturally generated in the alignment key formed on the scribe line and applied when forming the metal 1 to perform alignment without a key opening process.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 스크라이브 라인 상에 형성되는 정렬키에 키 단차를 형성함으로써, 드레인 콘택홀 형성시 별도의 키 오픈 공정 없이 정렬할 수 있다. 이로 인하여 공정 단계가 감소 되어 원가를 절감할 수 있다.According to the present invention as described above, by forming a key step on the alignment key formed on the scribe line, it is possible to align without forming a key opening process when forming the drain contact hole. This reduces process steps and saves costs.

또한, 키 단차를 가지는 정렬키를 메탈1 형성시 적용하여 별도의 키 오픈 공정 없이 정렬할 수 있다.In addition, by applying the alignment key having a key step when forming the metal 1 can be aligned without a separate key opening process.

Claims (7)

웨이퍼의 스크라이브 라인 영역의 반도체 기판 내에 소자분리막 정렬키를 이용하여 트렌치를 형성한 후, 상기 트렌치의 일부가 매립되도록 산화막을 형성하는 단계;Forming a trench in the semiconductor substrate in the scribe line region of the wafer using a device isolation film alignment key, and then forming an oxide film to fill a portion of the trench; 전체 구조 상부에 제1 및 제2 폴리실리콘막, 텅스텐실리사이드막, 제1 하드 마스크막 및 제1 층간 절연막을 순차적으로 형성하는 단계;Sequentially forming first and second polysilicon films, tungsten silicide films, first hard mask films, and first interlayer insulating films over the entire structure; 상기 제1 층간 절연막을 연마한 후, 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;Grinding the first interlayer insulating film, and then forming a second interlayer insulating film over the entire structure; 상기 제2 층간 절연막 상부에 상기 소자분리막 정렬키를 이용하여 포토레지스트 패턴을 형성한 후, 상기 제2 및 제1 층간 절연막을 식각 하여 리세스를 형성하는 단계;Forming a photoresist pattern on the second interlayer insulating layer using the device isolation layer alignment key, and then etching the second and first interlayer insulating layers to form a recess; 상기 리세스가 매립되도록 텅스텐막을 형성한 후, 연마함으로써 상기 텅스텐막의 디싱 현상이 발생하여 상기 제2 층간 절연막과 상기 텅스텐막 간에 키 단차가 형성되는 단계; 및Forming a tungsten film to fill the recess, and then polishing a tungsten film to cause dishing to form a key step between the second interlayer insulating film and the tungsten film; And 상기 결과물 상부의 단차를 따라 제3 층간 절연막을 형성한 후, 상기 제3 층간 절연막 상부에 제2 하드 마스크막을 형성하는 단계를 포함하는 반도체 소자의 정렬키 형성방법.Forming a second hard mask layer on the third interlayer insulating layer after forming a third interlayer insulating layer along a step of the upper portion of the resultant. 제1항에 있어서, 상기 제1 하드 마스크막은 산화막으로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the first hard mask layer is formed of an oxide layer. 제1항에 있어서, 상기 제1 층간 절연막은 산화막으로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed of an oxide film. 제1항에 있어서, 상기 제2 층간 절연막은 산화막으로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the second interlayer insulating film is formed of an oxide film. 제1항에 있어서, 상기 키 단차는 200Å 내지 2000Å의 두께로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the key step is formed to a thickness of 200 μs to 2000 μs. 제1항에 있어서, 상기 제3 층간 절연막은 산화막으로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the third interlayer insulating film is formed of an oxide film. 제1항에 있어서, 상기 제2 하드 마스크막은 폴리실리콘막으로 형성하는 반도체 소자의 정렬키 형성방법.The method of claim 1, wherein the second hard mask layer is formed of a polysilicon layer.
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