KR100591150B1 - Method for fabricating flash memory device having trench isolation - Google Patents

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Abstract

본 발명의 플래시 메모리 소자의 제조 방법은, 반도체 기판의 액티브 영역을 한정하는 트랜치 아이솔레이션막을 형성하고, 반도체 기판의 액티브 영역 위에 터널 산화막을 형성한다. 이어서, 터널 산화막 및 트랜치 아이솔레이션막 위에 플로팅 게이트용 제1 도전막을 형성하고, 제1 도전막 위에 버퍼 절연막을 형성하며, 버퍼 절연막 위에 버퍼 절연막의 일부 표면을 노출시키는 마스크막 패턴을 형성한 후, 마스크막 패턴을 식각 마스크로 버퍼 절연막 및 제1 도전막의 노출 부분을 순차적으로 제거하여 트랜치 아이솔레이션막의 일부를 노출시키는 제1 도전막 패턴 및 버퍼 절연막 패턴을 형성한다. 계속하여, 마스크막 패턴을 제거하고 제1 도전막 패턴의 측벽에 도전성 스페이서막을 형성하며, 버퍼 절연막을 제거하여 제1 도전막 패턴의 상부 표면이 노출되도록 하고, 제1 도전막 패턴, 도전성 스페이서막 및 트랜치 아이솔레이션막의 노출 표면 위에 게이트간 절연막 및 컨트롤 게이트용 제2 도전막을 순차적으로 형성한다.In the method for manufacturing a flash memory device of the present invention, a trench isolation film defining an active region of a semiconductor substrate is formed and a tunnel oxide film is formed over the active region of the semiconductor substrate. Subsequently, a first conductive film for a floating gate is formed on the tunnel oxide film and the trench isolation film, a buffer insulating film is formed on the first conductive film, and a mask film pattern is formed on the buffer insulating film to expose a portion of the buffer insulating film. The exposed portions of the buffer insulating film and the first conductive film are sequentially removed using the film pattern as an etch mask to form a first conductive film pattern and a buffer insulating film pattern exposing a portion of the trench isolation film. Subsequently, the mask film pattern is removed, a conductive spacer film is formed on the sidewalls of the first conductive film pattern, the buffer insulating film is removed so that the upper surface of the first conductive film pattern is exposed, and the first conductive film pattern and the conductive spacer film are exposed. And an inter-gate insulating film and a second conductive film for a control gate are sequentially formed on the exposed surface of the trench isolation film.

트랜치 아이솔레이션, 플래시 메모리 소자, 커플링비Trench Isolation, Flash Memory Devices, Coupling Ratio

Description

트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조 방법{Method for fabricating flash memory device having trench isolation}Method for fabricating flash memory device having trench isolation

도 1 내지 도 3은 종래의 플래시 메모리 소자의 제조 방법과 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional method of manufacturing a flash memory device and a problem thereof.

도 4 내지 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device having a trench isolation.

일반적으로 플래시 메모리 소자의 프로그램 및 소거 동작을 위해서는 플로팅 게이트와 컨트롤 게이트 사이의 커플링비가 일정한 값으로 유지되어야 한다. 그런데 최근 반도체 소자가 고집적화 및 소형화 되어감에 따라 플래시 메모리 소자의 크기가 줄어들며, 이로 인하여 커플링비가 작아져서 플래시 메모리 소자의 프로그램과 소거 효율이 모두 저하되는 문제가 발생된다. 이와 같은 문제를 해결하기 위하여 여러 가지 방법들이 제안된 바 있는데, 그 중 하나는 스페이서를 이용하여 플 로팅 게이트 사이의 간격을 줄이는 방법이다. 이 방법은 대한민국 특허공개공보 제2001-0065230호에 개시되어 있다.In general, the coupling ratio between the floating gate and the control gate must be maintained at a constant value for program and erase operations of the flash memory device. However, as semiconductor devices become more integrated and miniaturized in recent years, the size of a flash memory device is reduced. As a result, a coupling ratio is reduced, resulting in a decrease in both program and erase efficiency of the flash memory device. In order to solve this problem, various methods have been proposed, one of which is to use a spacer to reduce the spacing between the floating gates. This method is disclosed in Korean Patent Laid-Open No. 2001-0065230.

도 1 내지 도 3은 스페이서를 이용한 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a conventional flash memory device using a spacer.

먼저 도 1을 참조하면, 통상의 트랜치 아이솔레이션 형성 방법을 사용하여 반도체 기판(100)의 소자 분리 영역에 트랜치(120)를 형성하고, 그 내부를 매립 절연막(130)으로 채운 트랜치 아이솔레이션을 만든다. 다음에 이 트랜치 아이솔레이션에 의해 한정되는 반도체 기판(100)의 액티브 영역(110) 위에 터널 산화막(140)을 형성한다. 다음에 매립 절연막(130) 및 터널 산화막(140) 위에 플로팅 게이트를 형성하기 위한 제1 도전막(150)을 형성한다. 다음에 제1 도전막(150) 위에 제1 도전막(150)의 일부 표면을 노출시키는 절연막 패턴(160)을 형성한다. 이 절연막 패턴(160)은 통상의 포토리소그라피 공정과 식각 공정을 통해 형성할 수 있다. 다음에 절연막 패턴(160) 및 제1 도전막(150)의 노출 표면 위에 스페이서용 절연막(170)을 형성한다.First, referring to FIG. 1, a trench 120 is formed in an isolation region of a semiconductor substrate 100 using a conventional trench isolation formation method, and a trench isolation is formed by filling a buried insulating layer 130 therein. Next, a tunnel oxide film 140 is formed over the active region 110 of the semiconductor substrate 100 defined by the trench isolation. Next, a first conductive film 150 for forming a floating gate is formed on the buried insulating film 130 and the tunnel oxide film 140. Next, an insulating layer pattern 160 exposing a part of the surface of the first conductive layer 150 is formed on the first conductive layer 150. The insulating layer pattern 160 may be formed through a conventional photolithography process and an etching process. Next, an insulating film 170 for spacers is formed on the exposed surfaces of the insulating film pattern 160 and the first conductive film 150.

다음에 도 2를 참조하면, 스페이서용 절연막(170)에 대한 이방성 식각을 수행하여 절연막 패턴(160)의 측벽에 스페이서(175)를 형성한다. 다음에 이 스페이서(175)를 식각 장벽으로 한 식각 공정을 수행하여 제1 도전막(150)의 노출 부분을 제거한다. 그러면 매립 절연막(130)의 일부 표면을 노출시키는 제1 도전막 패턴(155)이 만들어진다. 제1 도전막 패턴(155)은 플로팅 게이트로 사용된다.Next, referring to FIG. 2, the spacer 175 is formed on sidewalls of the insulating layer pattern 160 by performing anisotropic etching on the spacer insulating layer 170. Next, an etching process using the spacer 175 as an etch barrier is performed to remove the exposed portion of the first conductive film 150. As a result, a first conductive layer pattern 155 is formed to expose a portion of the buried insulating layer 130. The first conductive layer pattern 155 is used as a floating gate.

다음에 도 3을 참조하면, 게이트간 절연막 및 컨트롤 게이트를 형성하기 전 에 절연막 패턴(도 2의 160) 및 스페이서(175)를 제거한다. 그리고 전면에 게이트간 절연막(180)을 형성하고, 이어서 게이트간 절연막(180) 위에 컨트롤 게이트로서의 제2 도전막(190)을 형성한다.Next, referring to FIG. 3, the insulating film pattern (160 of FIG. 2) and the spacer 175 are removed before the inter-gate insulating film and the control gate are formed. An inter-gate insulating film 180 is formed on the entire surface, and a second conductive film 190 as a control gate is then formed on the inter-gate insulating film 180.

그런데 이와 같은 종래의 방법을 적용하는 경우, 매립 절연막(130)으로서 고밀도 플라즈마 산화막을 사용하고, 절연막 패턴(160) 및 스페이서(175)로서 TEOS산화막을 사용한다. 따라서 절연막 패턴(160) 및 스페이서(175)를 제거하는 동안에 노출되는 매립 산화막(130)의 상부도 함께 제거되어 언더 컷(under cut)이 발생하게 된다. 이 상태에서 게이트간 절연막(180) 및 제2 도전막(190)을 형성하게 되면, 언더 컷 부분을 따라 제2 도전막(190)의 잔류물(residue)이 발생하게 된다. 이 잔류물은 후속의 제2 도전막(190) 분리 공정에서 게이트간 절연막(180)의 방해로 잘 제거되지 않고 남게 되며, 이 남는 잔류물에 의해 플로팅 게이트와 컨트롤 게이트 사이가 전기적으로 단락되는 브리지(bridge) 현상이 발생된다.However, in the case of applying such a conventional method, a high density plasma oxide film is used as the buried insulation film 130 and a TEOS oxide film is used as the insulation film pattern 160 and the spacer 175. Therefore, the upper portion of the buried oxide film 130 exposed during the removal of the insulating layer pattern 160 and the spacer 175 is also removed to generate an under cut. In this state, when the inter-gate insulating layer 180 and the second conductive layer 190 are formed, a residue of the second conductive layer 190 is generated along the undercut portion. This residue is not easily removed due to the interference of the inter-gate insulating film 180 in the subsequent process of separating the second conductive film 190, and the remaining bridge is electrically shorted between the floating gate and the control gate. Bridge phenomenon occurs.

본 발명이 이루고자 하는 기술적 과제는, 스페이서를 이용하여 플로팅 게이트 사이의 간격을 줄임으로써 커플링비가 증대되도록 하면서도 컨트롤 게이트와 플로팅 게이트 사이의 브리지 현상이 발생되지 않도록 할 수 있는 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to reduce the gap between the floating gate by using a spacer to increase the coupling ratio while the flash memory device having a trench isolation to prevent the bridge phenomenon between the control gate and the floating gate occurs It is to provide a method for producing.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판의 액티브 영역을 한정하는 트랜치 아이솔레이션막을 형 성하는 단계; 상기 반도체 기판의 액티브 영역 위에 터널 산화막을 형성하는 단계; 상기 터널 산화막 및 트랜치 아이솔레이션막 위에 플로팅 게이트용 제1 도전막을 형성하는 단계; 상기 제1 도전막 위에 버퍼 절연막을 형성하는 단계; 상기 버퍼 절연막 위에 상기 버퍼 절연막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 상기 버퍼 절연막 및 제1 도전막의 노출 부분을 순차적으로 제거하여 상기 트랜치 아이솔레이션막의 일부를 노출시키는 제1 도전막 패턴 및 버퍼 절연막 패턴을 형성하는 단계; 상기 마스크막 패턴을 제거하고 상기 제1 도전막 패턴의 측벽에 도전성 스페이서막을 형성하는 단계; 상기 버퍼 절연막을 제거하여 상기 제1 도전막 패턴의 상부 표면이 노출되도록 하는 단계; 및 상기 제1 도전막 패턴, 상기 도전성 스페이서막 및 상기 트랜치 아이솔레이션막의 노출 표면 위에 게이트간 절연막 및 컨트롤 게이트용 제2 도전막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a flash memory device according to the present invention comprises the steps of forming a trench isolation film defining an active region of a semiconductor substrate; Forming a tunnel oxide film over an active region of the semiconductor substrate; Forming a first conductive layer for a floating gate on the tunnel oxide layer and the trench isolation layer; Forming a buffer insulating film on the first conductive film; Forming a mask film pattern on the buffer insulating film to expose a portion of the surface of the buffer insulating film; Forming a first conductive layer pattern and a buffer insulating layer pattern to expose a portion of the trench isolation layer by sequentially removing the exposed portions of the buffer insulating layer and the first conductive layer using the mask layer pattern as an etching mask; Removing the mask layer pattern and forming a conductive spacer layer on sidewalls of the first conductive layer pattern; Removing the buffer insulating layer to expose an upper surface of the first conductive layer pattern; And sequentially forming an inter-gate insulating film and a second conductive film for a control gate on exposed surfaces of the first conductive film pattern, the conductive spacer film, and the trench isolation film.

상기 트랜치 아이솔레이션막은 고밀도 플라즈마 산화막이고 상기 버퍼 절연막은 최대 1000Å 두께의 산화막인 것이 바람직하다.Preferably, the trench isolation film is a high density plasma oxide film and the buffer insulating film is an oxide film having a thickness of at most 1000 Å.

이 경우 상기 버퍼 절연막은 PSG막, BPSG막 또는 TEOS막을 포함할 수도 있다.In this case, the buffer insulating film may include a PSG film, a BPSG film, or a TEOS film.

상기 제1 도전막 및 도전성 스페이서막은 폴리실리콘막을 사용하여 형성하는 것이 바람직하다.It is preferable to form a said 1st conductive film and a conductive spacer film using a polysilicon film.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 내지 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

먼저 도 4를 참조하면, 통상의 트랜치 아이솔레이션 형성 방법을 사용하여 반도체 기판(200)의 소자 분리 영역에 트랜치 아이솔레이션막(230)을 형성한다. 이 트랜치 아이솔레이션막(230)은 트랜치(220) 내부를 매립 절연막, 예컨대 고밀도 플라즈마 산화막으로 채움으로써 만들어진다. 반도체 기판(200)의 액티브 영역(210)은 상기 트랜치 아이솔레이션막(230)에 의해 한정된다. 다음에 반도체 기판(200)의 액티브 영역(210) 위에 터널 산화막(240)을 형성한다. 다음에 트랜치 아이솔레이션막(230) 및 터널 산화막(240) 위에 플로팅 게이트용 제1 도전막(250)을 형성한다. 제1 도전막(250)은 폴리실리콘막을 사용하여 형성한다.First, referring to FIG. 4, a trench isolation film 230 is formed in an isolation region of a semiconductor substrate 200 using a conventional trench isolation formation method. The trench isolation film 230 is made by filling the trench 220 with a buried insulating film, for example, a high density plasma oxide film. The active region 210 of the semiconductor substrate 200 is defined by the trench isolation layer 230. Next, a tunnel oxide film 240 is formed on the active region 210 of the semiconductor substrate 200. Next, the first conductive layer 250 for the floating gate is formed on the trench isolation layer 230 and the tunnel oxide layer 240. The first conductive film 250 is formed using a polysilicon film.

다음에 제1 도전막(250) 위에 버퍼 절연막(260)을 형성한다. 이 버퍼 절연막(260)으로는 대략 최대 1000Å 두께의 산화막을 사용할 수 있다. 또는 산화막 대신에 PSG막, BPSG막 또는 TEOS막 등을 사용할 수도 있다. 이 경우 버퍼 절연막(260)의 두께는, 트랜치 아이솔레이션막(230)을 고려하여 결정하는데, 그 이유는 버퍼 절연막(260)이 제거되는 동안 트랜치 아이솔레이션막(230)의 일부 표면도 또한 동시에 제거될 수 있기 때문이다. 따라서 버퍼 절연막(260)의 바람직한 두께는, 버퍼 절연막(260)이 제거된 후에 트랜치 아이솔레이션막(230)에 언더 컷이 발생되지 않을 정도의 두께이다. 경우에 따라서 버퍼 절연막(260)의 형성은 생략될 수 있 다. 다음에 버퍼 절연막(260) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(270)을 형성한다. 이 포토레지스트막 패턴(270)은 버퍼 절연막(260)의 일부 표면을 노출시키는 개구부들을 갖는다.Next, a buffer insulating film 260 is formed on the first conductive film 250. As the buffer insulating film 260, an oxide film having a thickness of approximately 1000 kPa can be used. Alternatively, a PSG film, a BPSG film, a TEOS film, or the like may be used instead of the oxide film. In this case, the thickness of the buffer insulating film 260 is determined in consideration of the trench isolation film 230 because the surface of the trench isolation film 230 may also be simultaneously removed while the buffer insulating film 260 is removed. Because there is. Therefore, the preferred thickness of the buffer insulating film 260 is such that undercut does not occur in the trench isolation film 230 after the buffer insulating film 260 is removed. In some cases, the formation of the buffer insulating layer 260 may be omitted. Next, a mask film pattern, for example, a photoresist film pattern 270, is formed on the buffer insulating film 260. The photoresist film pattern 270 has openings that expose a portion of the surface of the buffer insulating film 260.

다음에 도 5를 참조하면, 상기 포토레지스트막 패턴(도 4의 270)을 식각 마스크로 한 식각 공정을 수행하여 버퍼 절연막(도 4의 260) 및 제1 도전막(250)의 노출 부분을 순차적으로 제거한다. 그러면 트랜치 아이솔레이션막(230)의 일부 표면을 노출시키는 제1 도전막 패턴(255) 및 버퍼 절연막 패턴(265)이 만들어진다. 다음에 제1 도전막 패턴(255) 측벽에 도전성 스페이서막(280)을 형성한다. 이 도전성 스페이서막(280)은 제1 도전막(250)과 같이 폴리실리콘막을 사용하여 형성한다.Next, referring to FIG. 5, an etching process using the photoresist layer pattern 270 of FIG. 4 as an etch mask is performed to sequentially expose exposed portions of the buffer insulating layer 260 of FIG. 4 and the first conductive layer 250. To remove it. As a result, a first conductive layer pattern 255 and a buffer insulating layer pattern 265 are formed to expose a portion of the trench isolation layer 230. Next, a conductive spacer film 280 is formed on the sidewalls of the first conductive film pattern 255. The conductive spacer film 280 is formed using a polysilicon film like the first conductive film 250.

상기 도전성 스페이서막(280)을 형성하는 과정을 보다 상세히 설명하면, 먼저 버퍼 절연막(265), 제1 도전막 패턴(255)의 측면 및 트랜치 아이솔레이션막(230)의 노출 표면 위에 도전성 스페이서 형성을 위한 도전막을 형성한다. 다음에 이 도전막에 대한 이방성 식각, 예컨대 에치백 공정을 수행하면, 버퍼 절연막 패턴(265)의 상부 표면과 트랜치 아이솔레이션막(230)의 일부 표면을 노출시키고 제1 도전막 패턴(255)의 측면에 부착되는 도전성 스페이서막(280)이 만들어진다.The process of forming the conductive spacer layer 280 will be described in more detail. First, the conductive spacer layer 265, the side surface of the first conductive layer pattern 255, and the exposed surface of the trench isolation layer 230 may be formed. A conductive film is formed. Next, an anisotropic etching, for example, an etch back process, is performed on the conductive layer to expose the upper surface of the buffer insulating layer pattern 265 and a portion of the trench isolation layer 230 to expose the side surface of the first conductive layer pattern 255. A conductive spacer film 280 is attached to it.

다음에 도 6을 참조하면, 버퍼 절연막 패턴(265)을 제거하여 제1 도전막 패턴(255)의 상부 표면을 노출시킨다. 버퍼 절연막 패턴(265)이 제거됨에 따라 트랜치 아이솔레이션막(230)의 노출 표면도 일정 두께만큼 제거된다. 그러나 앞서 설명한 바와 같이, 버퍼 절연막 패턴(265)을 트랜치 아이솔레이션막(230)에서 언더 컷 이 발생되지 않도록 할 정도의 두께로 형성하였으므로, 버퍼 절연막 패턴(265)이 제거되더라도 트랜치 아이솔레이션막(230)에서는 언더 컷이 발생되지 않는다. 트랜치 아이솔레이션막(230)이 제거되는 부분의 두께는 대략 300-200Å인 것이 바람직하다.Next, referring to FIG. 6, the upper surface of the first conductive layer pattern 255 is exposed by removing the buffer insulating layer pattern 265. As the buffer insulating layer pattern 265 is removed, the exposed surface of the trench isolation layer 230 is also removed by a predetermined thickness. However, as described above, since the buffer insulation layer pattern 265 is formed to a thickness such that the undercut is not generated in the trench isolation layer 230, the trench insulation layer 230 may be removed even if the buffer insulation layer pattern 265 is removed. Undercut does not occur. The thickness of the portion where the trench isolation film 230 is removed is preferably about 300-200 Å.

다음에 제1 도전막 패턴(255), 도전성 스페이서막(280) 및 트랜치 아이솔레이션막(230)의 노출 표면 위에 게이트간 절연막(290)을 형성하고, 이어서 게이트간 절연막(290) 위에 컨트롤 게이트용 제2 도전막(300)을 형성한다. 게이트간 절연막(290)은 산화막/질화막/산화막으로 형성한다. 제2 도전막(300)도 제1 도전막(250)과 마찬가지로 폴리실리콘막으로 형성한다. 이후 금속 배선 공정 등 통상의 공정을 수행하면 플래시 메모리 소자가 완성된다.Next, an inter-gate insulating film 290 is formed on the exposed surfaces of the first conductive film pattern 255, the conductive spacer film 280, and the trench isolation film 230, and then the control gate agent is formed on the inter-gate insulating film 290. 2 conductive film 300 is formed. The inter-gate insulating film 290 is formed of an oxide film / nitride film / oxide film. The second conductive film 300 is also formed of a polysilicon film similarly to the first conductive film 250. Subsequently, the flash memory device is completed by performing a normal process such as a metal wiring process.

이상의 설명에서와 같이, 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의하면, 커플링비가 증대되도록 플로팅 게이트 사이의 간격을 줄이기 위하여 플로팅 게이트의 식각 마스크막 패턴의 측벽에 스페이서막을 형성하는 공정 대신에 플로팅 게이트의 측벽에 도전성 스페이서막을 형성함으로써, 식각 마스크막 패턴 및 스페이서막의 제거를 위한 식각 공정이 불필요해진다는 이점이 제공된다. 이에 따르면 트랜치 아이솔레이션막에서의 언더 컷이 발생되지 않으며, 그 결과 컨트롤 게이트와 플로팅 게이트 사이의 브리지 현상이 억제된다는 이점이 제공된다.As described above, according to the method of manufacturing a flash memory device according to the present invention, instead of forming a spacer film on the sidewall of the etching mask film pattern of the floating gate to reduce the distance between the floating gates so that the coupling ratio is increased. By providing the conductive spacer film on the sidewall of the gate, the advantage is that an etching process for removing the etching mask film pattern and the spacer film is unnecessary. This provides the advantage that no undercut in the trench isolation film occurs, resulting in suppressing the bridge phenomenon between the control gate and the floating gate.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (4)

반도체 기판의 액티브 영역을 한정하는 트랜치 아이솔레이션막을 형성하는 단계;Forming a trench isolation film defining an active region of the semiconductor substrate; 상기 반도체 기판의 액티브 영역 위에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film over an active region of the semiconductor substrate; 상기 터널 산화막 및 트랜치 아이솔레이션막 위에 플로팅 게이트용 제1 도전막을 형성하는 단계;Forming a first conductive layer for a floating gate on the tunnel oxide layer and the trench isolation layer; 상기 제1 도전막 위에 버퍼 절연막을 형성하는 단계;Forming a buffer insulating film on the first conductive film; 상기 버퍼 절연막 위에 상기 버퍼 절연막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계;Forming a mask film pattern on the buffer insulating film to expose a portion of the surface of the buffer insulating film; 상기 마스크막 패턴을 식각 마스크로 상기 버퍼 절연막 및 제1 도전막의 노출 부분을 순차적으로 제거하여 상기 트랜치 아이솔레이션막의 일부를 노출시키는 제1 도전막 패턴 및 버퍼 절연막 패턴을 형성하는 단계;Forming a first conductive layer pattern and a buffer insulating layer pattern to expose a portion of the trench isolation layer by sequentially removing the exposed portions of the buffer insulating layer and the first conductive layer using the mask layer pattern as an etching mask; 상기 마스크막 패턴을 제거하고 상기 제1 도전막 패턴의 측벽에 도전성 스페이서막을 형성하는 단계;Removing the mask layer pattern and forming a conductive spacer layer on sidewalls of the first conductive layer pattern; 상기 버퍼 절연막을 제거하여 상기 제1 도전막 패턴의 상부 표면이 노출되도록 하며, 상기 트렌치 아이솔레이션막의 노출된 영역도 함께 식각하는 단계; 및Removing the buffer insulating layer to expose an upper surface of the first conductive layer pattern, and etching the exposed region of the trench isolation layer together; And 상기 제1 도전막 패턴, 상기 도전성 스페이서막 및 상기 트랜치 아이솔레이션막의 노출 표면 위에 게이트간 절연막 및 컨트롤 게이트용 제2 도전막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하며,And sequentially forming an inter-gate insulating film and a second conductive film for a control gate on exposed surfaces of the first conductive film pattern, the conductive spacer film, and the trench isolation film. 상기 트렌치 아이솔레이션막의 노출된 영역이 식각되는 깊이는 200-300 Å 인 플래시 메모리 소자의 제조 방법.And a depth at which the exposed region of the trench isolation layer is etched is 200-300 microseconds. 제 1항에 있어서,The method of claim 1, 상기 트랜치 아이솔레이션막은 고밀도 플라즈마 산화막이고, 상기 버퍼 절연막은 최대 1000Å 두께의 산화막인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And the trench isolation film is a high density plasma oxide film, and the buffer insulating film is an oxide film having a thickness of at most 1000 kHz. 제 2항에 있어서,The method of claim 2, 상기 버퍼 절연막은 PSG막, BPSG막 또는 TEOS막을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.And the buffer insulating film comprises a PSG film, a BPSG film or a TEOS film. 제 1항에 있어서,The method of claim 1, 상기 제1 도전막 및 도전성 스페이서막은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.The first conductive film and the conductive spacer film are formed using a polysilicon film.
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