KR100709454B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명에서는 반도체 소자의 형성 공정에 있어서 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 공정을 위해 두 번의 마스크 공정을 수행해야 하는 문제를 해결하기 위하여, CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각하여 줌으로써 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 제조비용과 시간을 크게 감소시킬 수 있게 반도체 소자의 형성 방법에 관한 것이다.In the present invention, in the process of forming a semiconductor device to solve the problem of having to perform two mask processes to leave the insulating layer formed on the fuse conductive layer on the fuse region a predetermined thickness, and to expose the pad conductive layer in the pad region. To this end, by performing a CMP process to etch the insulating layer of the pad region having a relatively high interlayer height by a predetermined thickness, the two etching processes can be reduced in one step, and the manufacturing cost and time of the semiconductor device can be greatly reduced. The present invention relates to a method of forming a semiconductor device.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a, 도 1b, 도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A, 1B, 2A and 2B are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.3A and 3B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

본 발명에서는 반도체 소자의 형성 공정에 있어서 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 공정을 위해 두 번의 마스크 공정을 수행해야 하는 문제를 해결하기 위하여, CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각하여 줌으로써 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 제조비용과 시간을 크게 감소시킬 수 있게 반도체 소자의 형성 방법에 관한 것이다.In the present invention, in the process of forming a semiconductor device to solve the problem of having to perform two mask processes to leave the insulating layer formed on the fuse conductive layer on the fuse region a predetermined thickness, and to expose the pad conductive layer in the pad region. To this end, by performing a CMP process to etch the insulating layer of the pad region having a relatively high interlayer height by a predetermined thickness, the two etching processes can be reduced in one step, and the manufacturing cost and time of the semiconductor device can be greatly reduced. The present invention relates to a method of forming a semiconductor device.

반도체 소자에는 잉여 셀로 대체하기 위해서 사용되는 퓨즈 영역과 반도체 칩 내부와 외부의 전기적 신호를 주고받기 위해 전기적인 본딩 패드로 사용되는 패 드 영역이 형성된다. In the semiconductor device, a fuse area used to replace an excess cell and a pad area used as an electrical bonding pad to exchange electrical signals inside and outside the semiconductor chip are formed.

퓨즈 영역의 퓨즈는 도전층 라인으로 형성하며, 일반적으로 퓨즈 형성을 위한 도전층을 형성하고 그 상부에 소정 두께의 절연층을 형성하여 레이저 블로잉(Laser Blowing)으로 퓨즈 라인이 형성되도록 한다. 이때, 반도체 기판 내 퓨즈 영역 이외의 소정 영역에 퓨즈 라인의 수평적인 높이보다 한층 내지 두층 더 높은 위치에 외부와 전기적 신호를 주고받기 위한 패드 영역이 형성된다. The fuse in the fuse region is formed of a conductive layer line, and generally, a conductive layer for forming a fuse is formed, and an insulating layer having a predetermined thickness is formed on the fuse layer so that the fuse line is formed by laser blowing. At this time, a pad region for exchanging electrical signals with the outside is formed at a position other than the horizontal height of the fuse line in a predetermined region other than the fuse region in the semiconductor substrate.

여기서, 퓨즈 영역에는 후속의 레이저 블로잉 공정을 위하여 절연층을 소정두께 잔류시켜야 하고, 패드 영역의 패드부에 대한 패드 도전층은 노출시켜야 한다.Here, in the fuse region, the insulating layer must be left to a predetermined thickness for the subsequent laser blowing process, and the pad conductive layer to the pad portion of the pad region must be exposed.

도 1a, 도 1b, 도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A, 1B, 2A, and 2B are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a 및 도 1b는 종래 기술에 대한 제 1 실시예를 도시한 것으로 도 1a (i)은 제 1 절연층(10)/퓨즈 도전층(20)/제 2 절연층(30)으로 구비된 퓨즈 영역, 도 1a (ii)는 제 3 절연층(40)/패드 도전층(50)/제 4 절연층(60)으로 구비된 패드 영역을 도시한 것이다. 패드 영역에 형성된 제 4 절연층(60) 상부에 단차가 발생한 것을 볼 수 있다.1A and 1B illustrate a first embodiment of the prior art, in which FIG. 1A (i) shows a fuse provided with a first insulating layer 10 / fuse conductive layer 20 / second insulating layer 30. 1A (ii) shows a pad region provided with the third insulating layer 40 / pad conductive layer 50 / fourth insulating layer 60. It can be seen that a step occurs in an upper portion of the fourth insulating layer 60 formed in the pad region.

도 1b (i) 및 (ii)를 참조하면, 퓨즈 영역 및 패드 영역에 각각 퓨즈부(70) 및 패드부(80)를 노출시키는 감광막 패턴(65)을 형성한 후 퓨즈 영역에 제 2 절연층(30)이 소정 두께 잔류하도록 식각 공정을 수행한다. 이때, 패드 영역의 패드 도전층(50)이 노출되지 않는 문제가 발생한다. 이 경우 후속의 반도체 칩을 테스트 프로빙(Probing) 공정을 수행하거나 패키지 내의 본딩 공정이 정상적으로 수행되지 못하는 문제가 있다.Referring to FIGS. 1B (i) and (ii), after forming a photosensitive film pattern 65 exposing the fuse part 70 and the pad part 80 in the fuse area and the pad area, respectively, a second insulating layer is formed in the fuse area. An etching process is performed such that 30 remains a predetermined thickness. At this time, a problem occurs in that the pad conductive layer 50 of the pad region is not exposed. In this case, a test probing process may be performed on a subsequent semiconductor chip or a bonding process in a package may not be normally performed.

도 2a (i) 및 (ii)를 참조하면, 패드 영역 전체를 차단하고 퓨즈 영역의 퓨즈부(70)만 노출 시키는 감광막 패턴(65)을 형성한 후 퓨즈 도전층(20)에 레이저 블로잉 공정이 유리한 정도의 제 2 절연층(30)이 잔류하도록 식각 공정을 수행한다.2A (i) and (ii), after forming the photosensitive film pattern 65 which cuts off the entire pad area and exposes only the fuse part 70 of the fuse area, a laser blowing process is performed on the fuse conductive layer 20. An etching process is performed such that an advantageous degree of the second insulating layer 30 remains.

도 2b (i) 및 (ii)를 참조하면, 감광막 패턴(65)을 제거한 후 다시 퓨즈 영역 전체를 차단하고 패드 영역의 패드부(80) 만을 노출 시키는 감광막 패턴(85)을 형성하여 식각 공정을 수행한다. Referring to FIGS. 2B (i) and (ii), after the photoresist pattern 65 is removed, an entire photoresist pattern is formed to block the entire fuse region and expose only the pad portion 80 of the pad region. Perform.

이와 같이 두 번의 마스크 패턴 형성 공정 및 식각 공정을 수행하여 각각의 영역에 맞는 패턴을 형성할 수 있으나 이는 추가적인 공정 및 시간이 많이 소모되어 반도체 소자의 수율을 저하시키는 원인이 된다.As described above, a pattern suitable for each region may be formed by performing two mask pattern forming processes and etching processes, but this may cause additional process and time to be consumed, thereby lowering the yield of the semiconductor device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMP 공정을 수행하여 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각함으로써, 한번의 마스크 패턴 형성 공정 및 식각 공정으로 퓨즈 영역 및 패드 영역의 특성에 맞는 패턴을 형성 할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems of the prior art, by performing a CMP process to etch the insulating layer of a relatively high pad region in advance by a predetermined thickness, a mask pattern forming process and an etching process of the fuse region and the pad region are performed. It is an object of the present invention to provide a method for forming a semiconductor device that enables the formation of a pattern matching the characteristics.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상의 퓨즈 영역에 제 1 절연층, 퓨즈 도전층 및 제 2 절연층의 적층구조를 형성하고, 패드 영역에 상기 퓨즈 도전층보다 높은 단차를 갖는 제 3 절연층, 패드 도전층 그리고, 상기 패드 도전층으로 인하여 단차진 제 4 절연층의 적층구조를 형성하되, 상기 제 2 절연층을 제 4 절연층보다 더 두껍게 형성하는 단계;
상기 구조물을 CMP 하여 상기 패드 도전층으로 인하여 단차진 부분의 제 4 절연층을 소정 두께 식각하는 단계;
상기 구조물 상에 상기 퓨즈 영역 및 패드 영역을 각각 노출시키는 감광막패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 상기 패드 도전층이 노출될 때까지 상기 제 2 절연층 및 상기 제 4 절연층을 식각하는 단계를 포함하는 것과,
상기 제 3 절연층은 상기 퓨즈 도전층의 1 ~ 2배 높이로 상기 제 1 절연층 상부에 형성되는 것과,
상기 제 2 절연층 및 제 4 절연층의 식각 공정은 상기 패드 도전층을 노출시킬때까지 식각하여 상기 퓨즈 도전층 상부에 제 2 절연층을 남기는 것과,
상기 퓨즈 도전층 및 패드 도전층은 알루미늄 또는 구리 물질로 형성하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
A laminated structure of a first insulating layer, a fuse conductive layer, and a second insulating layer is formed in a fuse region on the semiconductor substrate, and a third insulating layer, a pad conductive layer, and the pad having a step higher than the fuse conductive layer in the pad region. Forming a stacked structure of the stepped fourth insulating layer due to the conductive layer, wherein the second insulating layer is formed thicker than the fourth insulating layer;
CMPing the structure to etch a fourth thickness of the fourth insulating layer of the stepped portion due to the pad conductive layer;
Forming a photoresist pattern on the structure to expose the fuse region and the pad region, respectively; And
Etching the second insulating layer and the fourth insulating layer by using the photoresist pattern as an etch mask until the pad conductive layer is exposed;
The third insulating layer is formed on the first insulating layer at a height of 1 to 2 times higher than the fuse conductive layer;
The etching process of the second insulating layer and the fourth insulating layer may be performed by etching until the pad conductive layer is exposed to leave a second insulating layer on the fuse conductive layer.
The fuse conductive layer and the pad conductive layer may be formed of an aluminum or copper material.

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이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.3A and 3B are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3a (i)은 반도체 기판의 퓨즈 영역을 도시한 단면도이며, 도 3a (ii)는 반도체 기판의 패드 영역을 도시한 단면도이다.FIG. 3A (i) is a cross-sectional view showing a fuse region of a semiconductor substrate, and FIG. 3A (ii) is a cross-sectional view showing a pad region of a semiconductor substrate.

먼저, 반도체 기판(미도시)의 주변 회로 영역 상에 소정의 하부 구조를 구비한 제 1 절연층(100)을 형성하고, 제 1 절연층(100) 상부에 퓨즈 도전층(120)을 형성한다. 다음에는, 퓨즈 도전층(120)을 캡핑하는 제 2 절연층(130)을 형성한다. 여기서, 제 2 절연층(130)은 퓨즈 도전층(120)에 의한 토폴로지(topology)의 영향을 받지 않을 정도로 충분한 두께를 갖도록 형성하는 것이 바람직하다. 따라서, 제 2 절연층(130) 상부는 평탄하게 형성된다.First, a first insulating layer 100 having a predetermined substructure is formed on a peripheral circuit region of a semiconductor substrate (not shown), and a fuse conductive layer 120 is formed on the first insulating layer 100. . Next, a second insulating layer 130 capping the fuse conductive layer 120 is formed. In this case, the second insulating layer 130 may be formed to have a sufficient thickness so as not to be affected by the topology of the fuse conductive layer 120. Therefore, the upper portion of the second insulating layer 130 is formed flat.

아울러, 도 3a (ii)의 패드 영역은 반도체 기판(미도시) 상에 소정의 하부 구조를 구비한 제 3 절연층(140)을 형성한 후, 제 3 절연층(140) 상부에 패드 도전층(150)을 형성한다. 이때, 제 3 절연층(140)은 제 1 절연층(100)을 포함하는 하부 구조 상부에 형성되는 것으로 상기 퓨즈 도전층(120)의 1 ~ 2배 높이까지 형성하는 것이 바람직하다. In addition, in the pad region of FIG. 3A (ii), after forming a third insulating layer 140 having a predetermined substructure on a semiconductor substrate (not shown), the pad conductive layer is formed on the third insulating layer 140. 150 is formed. At this time, the third insulating layer 140 is formed on the lower structure including the first insulating layer 100, it is preferable to form up to 1 to 2 times the height of the fuse conductive layer 120.

다음에는, 패드 도전층(150)을 캡핑하는 패시베이션 제 4 절연층(160)을 형성한다. 이때, 제 4 절연층(160)은 반도체 소자의 높이에 한계가 있으므로 무한정 높게 형성할 수 없기 때문에 패드 도전층(150)의 영향을 받아 표면에 단차가 발생하게 된다. 여기서, 퓨즈 도전층(120) 및 패드 도전층(150)은 알루미늄 또는 구리 물질로 형성하는 것이 바람직하다.Next, a passivation fourth insulating layer 160 capping the pad conductive layer 150 is formed. In this case, since the fourth insulating layer 160 has a limit on the height of the semiconductor device, the fourth insulating layer 160 may not be formed indefinitely high, thereby causing a step on the surface under the influence of the pad conductive layer 150. Here, the fuse conductive layer 120 and the pad conductive layer 150 may be formed of an aluminum or copper material.

이와 같이 반도체 기판 상에 퓨즈 영역과 패드 영역이 형성된 상태에서, CMP 공정을 수행하여 제 4 절연층(160)에 발생하는 단차를 소정 두께 제거하는 공정을 수행한다. 이때, CMP 공정은 0 ~ 5000Å의 두께만큼 식각하는 것이 바람직하며 패드 도전층(150)을 충분히 보호할 수 있을 정도로 실시하는 것이 바람직하다. As described above, in the state in which the fuse region and the pad region are formed on the semiconductor substrate, the CMP process is performed to remove a predetermined thickness generated in the fourth insulating layer 160. At this time, the CMP process is preferably etched by a thickness of 0 ~ 5000Å and preferably carried out to the extent that the pad conductive layer 150 can be sufficiently protected.

도 3b를 참조하면, 퓨즈 영역인 도 3b (i) 및 패드 영역인 도 3b (ii)를 포함하는 반도체 기판 전면에 퓨즈 영역 및 패드 영역 내의 퓨즈부(170)와 패드부(180)가 될 영역을 각각 소정 부분 노출 시키는 감광막을 패턴(165)을 형성하고, 감광막 패턴(165)을 식각 마스크로 패드 도전층(150)이 노출될 때까지 제 2 절연층(130) 및 제 4 절연층(160)을 동시에 식각한다. 여기서, 패드 도전층(150)이 노출 되고 30%이내의 과도 식각이 가해져 퓨즈부(170)의 식각 깊이가 더 깊게 형성된다. 이는 패드부(180)에는 식각 공정이 완벽하게 수행되도록 하기 위한 것이다. 본 발명에서는 약간의 과도식각에 의하더라도 퓨즈 도전층(120)은 노출되지 않으므로 반도체 소자의 형성 공정 수율이 향상될 수 있다.Referring to FIG. 3B, an area to be the fuse unit 170 and the pad unit 180 in the fuse region and the pad region on the front surface of the semiconductor substrate including FIG. 3B (i) which is a fuse region and FIG. 3B (ii) which is a pad region. Pattern 165 is formed on the photoresist layer exposing a predetermined portion of the photoresist layer, and the second insulating layer 130 and the fourth insulating layer 160 are exposed until the pad conductive layer 150 is exposed using the photoresist pattern 165 as an etch mask. Etch simultaneously). Here, the pad conductive layer 150 is exposed and a transient etching of less than 30% is applied to form a deeper etching depth of the fuse unit 170. This is to ensure that the etching process is performed to the pad unit 180 perfectly. In the present invention, even if a slight transient etching, since the fuse conductive layer 120 is not exposed, the yield of the semiconductor device formation process may be improved.

상술한 바와 같이, 각각 서로 다른 공정에 의해 반도체 기판에 퓨즈 영역과 패드 영역 사이에 단차가 발생하고, 각각의 마스크 패턴을 형성 공정으로 각 영역에 형성된 절연층을 식각해야 하는 문제를, 본 발명에서는 CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 층간 절연층을 소정 두께 미리 식각하여 줌으로써 해결할 수 있다. 따라서, 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 형성 공정 수율을 향상시킬 수 있다.As described above, in the present invention, a step is generated between the fuse region and the pad region in the semiconductor substrate by different processes, and the insulating layer formed in each region must be etched by the process of forming the respective mask patterns. By performing the CMP process, the interlayer insulating layer of the pad region having a relatively high interlayer height may be etched in advance by a predetermined thickness. Therefore, the two etching processes can be reduced to one time and the yield of the semiconductor device formation process can be improved.

이상에서 설명한 바와 같이 본 발명에서는 CMP 공정을 수행하여 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각하여 줌으로써 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 두 번의 마스크 공정을 한 번의 마스크 공정으로 감소시킬 수 있어 반도체 소자의 제조 비용과 시간을 크게 감소시킬 수 있게 되고 그에 따른 반도체 소자의 공정 수율을 향상시킬 수 있는 효과를 제공한다.As described above, in the present invention, the insulating layer of the relatively high pad region is etched by a predetermined thickness in advance by performing the CMP process, thereby leaving the insulating layer formed on the fuse conductive layer in the fuse region, and leaving the pad conductive layer in the pad region. Since the two mask processes exposing the film can be reduced by one mask process, the manufacturing cost and time of the semiconductor device can be greatly reduced, and thus, the process yield of the semiconductor device can be improved.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (4)

반도체 기판상의 퓨즈 영역에 제 1 절연층, 퓨즈 도전층 및 제 2 절연층의 적층구조를 형성하고, 패드 영역에 상기 퓨즈 도전층보다 높은 단차를 갖는 제 3 절연층, 패드 도전층 그리고, 상기 패드 도전층으로 인하여 단차진 제 4 절연층의 적층구조를 형성하되, 상기 제 2 절연층을 제 4 절연층보다 더 두껍게 형성하는 단계;A laminated structure of a first insulating layer, a fuse conductive layer, and a second insulating layer is formed in a fuse region on the semiconductor substrate, and a third insulating layer, a pad conductive layer, and the pad having a step higher than the fuse conductive layer in the pad region. Forming a stacked structure of the stepped fourth insulating layer due to the conductive layer, wherein the second insulating layer is formed thicker than the fourth insulating layer; 상기 구조물을 CMP 하여 상기 패드 도전층으로 인하여 단차진 부분의 제 4 절연층을 소정 두께 식각하는 단계;CMPing the structure to etch a fourth thickness of the fourth insulating layer of the stepped portion due to the pad conductive layer; 상기 구조물 상에 상기 퓨즈 영역 및 패드 영역을 각각 노출시키는 감광막패턴을 형성하는 단계; 및Forming a photoresist pattern on the structure to expose the fuse region and the pad region, respectively; And 상기 감광막 패턴을 식각 마스크로 상기 패드 도전층이 노출될 때까지 상기 제 2 절연층 및 상기 제 4 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Etching the second insulating layer and the fourth insulating layer until the pad conductive layer is exposed using the photoresist pattern as an etching mask. 제 1 항에 있어서,The method of claim 1, 상기 제 3 절연층은 상기 퓨즈 도전층의 1 ~ 2배 높이로 상기 제 1 절연층 상부에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the third insulating layer is formed on the first insulating layer at a height of 1 to 2 times higher than the fuse conductive layer. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연층 및 제 4 절연층의 식각 공정은 상기 패드 도전층을 노출시킬때까지 식각하여 상기 퓨즈 도전층 상부에 제 2 절연층을 남기는 것을 특징으로 하는 반도체 소자의 형성 방법.The etching process of the second insulating layer and the fourth insulating layer is etched until the pad conductive layer is exposed to leave a second insulating layer on the fuse conductive layer. 제 1 항에 있어서,The method of claim 1, 상기 퓨즈 도전층 및 패드 도전층은 알루미늄 또는 구리 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The fuse conductive layer and the pad conductive layer are formed of an aluminum or copper material.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065692A (en) * 1999-12-30 2001-07-11 박종섭 Method for manufacturing fuse box of a semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065692A (en) * 1999-12-30 2001-07-11 박종섭 Method for manufacturing fuse box of a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998947B1 (en) * 2008-07-07 2010-12-09 주식회사 하이닉스반도체 Method for manufacturing semiconductor device with fuse and pad

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