JPH0537951A

JPH0537951A - デジタルａｃｃ回路

Info

Publication number: JPH0537951A
Application number: JP21163091A
Authority: JP
Inventors: Masaiku Yugami; 昌郁湯上
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1991-07-29
Filing date: 1991-07-29
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】カラーテレビジョン受像機等において、ハー
ドウェアの規模が大きくなってしまう除算器や垂直フィ
ルタを用いることなく、簡易な構成で色信号の振幅を一
定に制御できるデジタルＡＣＣ回路を得る。【構成】乗算器１１には色信号が入力する。乗算器１
１の出力は振幅検出器２１に入力されてバースト信号の
振幅が検出される。係数生成器２２には振幅検出器２１
の出力と係数記憶器２３に記憶された係数が入力され、
色信号に必要なゲインを演算して係数を生成する。この
係数を遅延器２４により遅延させ、乗算器１１によって
入力する色信号に乗じて色信号出力を得ると共に、係数
記憶器２３へ入力して記憶された係数を更新する。この
結果、色信号出力の振幅は一定となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＴＳＣ方式のテレビ
ジョン信号のＡＣＣ（Automatic Color Control ）回路
をデジタル化すると共に簡易な構成で高性能なＡＣＣ機
能を実現するデジタルＡＣＣ回路に関する。

【０００２】

【従来の技術】ベースバンドの映像信号をＡ／Ｄ変換器
によってデジタル化し、信号処理をデジタル処理によっ
て行い、最後にＤ／Ａ変換器によってアナログ信号とし
表示するデジタルテレビジョン受像機は、その特徴とし
て調整の簡易化、精密な遅延素子の応用による画質改善
効果等をもたらす他、さまざまな信号処理を施すことが
できるという特徴を有している。

【０００３】図１２はデジタルテレビジョン受像機を示
すブロック図であって、図１２を用いてデジタルテレビ
ジョン受像機の信号処理の概要について説明する。図１
２において、入力端子より入来するベースバンドの複合
映像信号は、Ａ／Ｄ変換器１，Ｙ（輝度信号）／Ｃ（色
信号）分離器２，デジタルＡＣＣ回路３（以下、単にＡ
ＣＣ回路と記すこともある），（色）復調器１０，マト
リックス回路４，Ｄ／Ａ変換器５よりなる信号処理系
と、バーストゲート６，同期分離器７，クロック生成器
８，同期信号処理器９よりなる同期処理系に分かれる。

【０００４】信号処理系においては、Ａ／Ｄ変換器１に
入力した複合映像信号はデジタル信号となり、Ｙ／Ｃ分
離器２において輝度信号及び色信号が分離される。そし
て、色信号がＡＣＣ回路３を経て復調器１０に入力す
る。復調器１０はＲ−Ｙ信号及びＢ−Ｙ信号を生成し、
マトリックス回路４に供給する。マトリックス回路４は
演算を行ってデジタルＲ，Ｇ，Ｂ信号を生成し、Ｄ／Ａ
変換器５に供給する。Ｄ／Ａ変換器５はＤ／Ａ変換を施
してアナログＲ，Ｇ，Ｂ信号に戻し、モニター等の映像
表示機器へ供給する。一方、同期処理系においては、バ
ーストゲート６によって色位相の基準となるバースト信
号が取り出され、また同期分離器７によって複合同期信
号が取り出される。この複合同期信号は同期信号処理器
９に入力し処理され、水平同期信号がＡＣＣ回路３に供
給される。バースト信号はクロック生成器８に入力す
る。クロック生成器８はバースト信号の４倍の周波数の
クロック（４ｆｓｃクロック）を生成し、信号処理系の
各部に供給する。信号処理系の各部に入力する信号はこ
の４ｆｓｃクロックによりサンプリグされる。

【０００５】ところで、放送波においては、チャンネル
によって複合映像信号のレベルが異なるため色信号の振
幅が変動してしまう。このままマトリックス回路４によ
ってＲ，Ｇ，Ｂ信号を生成すると、その振幅変動が色飽
和度変動となって再現されてしまうことになるため、Ａ
ＣＣ回路３によって振幅を一定に保つ処理が必要であ
る。そして、バースト信号の振幅が規格上定められてい
るため、バースト信号の振幅変動値を調べればそのバー
スト信号が存在する一水平期間の色信号に必要なゲイン
を算出することができる。

【０００６】図１１は従来のデジタルＡＣＣ回路を示す
ブロック図である。従来のデジタルＡＣＣ回路は、図１
１に示すように、乗算器１１，振幅検出器１２，水平平
均器１３，除算器１４，垂直フィルタ１５より構成され
ている。次に、従来のデジタルＡＣＣ回路の動作につい
て説明する。乗算器１１には複合映像信号をＹ／Ｃ分離
して得られた色信号が入力する。乗算器１１より出力さ
れた色信号は振幅検出器１２に入力する。振幅検出器１
２はバースト信号の振幅の絶対値を求める演算（２乗の
計算を２回）を行う。そして、水平平均器１３は振幅検
出器１２の出力信号の水平平均をとる。さらに、除算器
１４はその水平平均値を基準値（基準データ）で除算す
る。垂直フィルタ１５は除算器１４より出力された値を
十数ラインの間積算平均し、その積算平均した値を乗算
器１１に入力し、入力される色信号に乗じる。これによ
り、色信号の振幅を一定とすることができる。なお、垂
直フィルタ１５による積算平均はノイズ等の誤検出によ
り乗数に急激な変動が生じた場合の対策である。そし
て、入来する信号においてはバースト信号が急激に変動
する要因は少ないため、垂直フィルタ１５の時定数は大
きくしてある。

【０００７】

【発明が解決しようとする課題】従来のデジタルＡＣＣ
回路は上述の如くハードウェアを構成する。しかしなが
ら、上述した演算をデジタルで行うには規模の大きなハ
ードウェアが必要である。特に、除算器１４や垂直フィ
ルタ１５は規模の大きなハードウェアが必要であり、性
能を落とすことなくデジタルＡＣＣ機能を行うことがで
きるアルゴリズムの簡素化が望まれていた。それゆえ、
本発明は、除算器や垂直フィルタを用いることなくデジ
タルＡＣＣ機能を実現するデジタルＡＣＣ回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、(1) 入力するデジタル色
信号に所定の係数を乗じて出力する乗算器と、前記乗算
器より出力された色信号の振幅値を検出する振幅検出器
と、前記色信号の振幅値と記憶された係数とによって、
前記所定の係数を生成して前記乗算器に供給する係数生
成器と、前記記憶された係数を前記所定の係数へと更新
記憶する係数記憶器とより構成されることを特徴とする
デジタルＡＣＣ回路を提供し、(2) 前記振幅検出器は、
前記バースト信号のある一部分を選択して出力するバー
ストデータ選択回路と、前記バーストデータ選択回路の
出力の絶対値を求める絶対値回路と、前記絶対値回路の
出力の２乗和をとって出力する２乗和回路と、前記２乗
和回路の出力の平方根をとって出力する平方根回路と、
前記平方根回路の出力の水平加算平均をとって出力する
水平加算平均回路とを有することを特徴とする(1) 記載
のデジタルＡＣＣ回路を提供し、(3) 前記係数生成器
は、前記振幅検出器によって検出された前記色信号の振
幅値と基準となる振幅値とを比較し、その基準となる振
幅値より小さい、またはその基準となる振幅値と等し
い、またはその基準となる振幅値より大きいの少なくと
も３つの状態を表す判別信号を生成する判別信号生成回
路と、前記判別信号と前記記憶された係数とを加減算す
ることにより前記所定の係数を生成する加減算回路と、
前記加減算回路の出力が前記係数記憶器のビット幅を越
えないように制限する制限回路とを有することを特徴と
する(1) 記載のデジタルＡＣＣ回路を提供するものであ
る。

【０００９】

【実施例】以下、本発明のデジタルＡＣＣ回路につい
て、添付図面を参照して説明する。図１は本発明のデジ
タルＡＣＣ回路の一実施例の構成を示すブロック図、図
２は図１中の振幅検出器２１の具体的構成を示すブロッ
ク図、図３は図１中の係数生成器２２の具体的構成を示
すブロック図、図４は図３中の変換回路２２４の具体的
構成を示すブロック図、図５は図１中の係数記憶器２３
の具体的構成を示すブロック図である。さらに、図６は
本発明のデジタルＡＣＣ回路を説明するための波形図、
図７〜図１０は本発明のデジタルＡＣＣ回路を説明する
ための図であって、図７及び図８（ａ），（ｂ）は図１
中の振幅検出器２１におけるバースト信号（バーストデ
ータ）の処理過程を、図８（ｃ）は図１中の係数生成器
２２における演算動作を、図９は図１中の係数生成器２
２と係数記憶器２３との演算を、図１０（ａ），（ｂ）
は係数生成器２２中の制限回路２２６の動作を、図１０
（ｃ）は制限回路２２６の特性を示している。

【００１０】まず、図１を用いて本発明のデジタルＡＣ
Ｃ回路の構成及び動作について説明する。なお、図１に
おいて図１１と同一部分には同一符号を付す。乗算器１
１には、図６（ａ）に示す複合映像信号をＹ／Ｃ分離し
て得られた色信号が入力する。そして、乗算器１１，振
幅検出器２１，係数生成器２２，係数記憶器２３より構
成されるＡＣＣ回路によって色信号にＡＣＣ制御が施さ
れ、図６（ｂ）に示す波形となる。このように、バース
ト信号を本来のバースト信号の振幅値に揃え、同時に色
信号に対しても同様のゲインを与えるのがＡＣＣ回路の
目的である。

【００１１】本発明のＡＣＣ回路が動作する直前に係数
記憶器２３の係数（係数データ）は初期値に設定する。
本実施例においては、係数の初期値は利得１倍に設定し
ている。この係数記憶器２３のビット幅は本ＡＣＣ回路
の利得幅と精度（色信号の振幅値を調整する精度）を決
定しており、本実施例においては１２ビットとしてい
る。即ち、係数記憶器２３の係数の値が（00000100000
0）のときには１倍の利得を色信号に与え、また（11111
1111111）のときには６３．９８４３７５倍の利得を色
信号に与える。また、最小の精度は１／６４＝０．０１
５６２５となる。映像信号を８ビット量子化した場合、
色信号は一般に６ビット以下であるため本実施例におけ
る係数記憶器２３は上記のように設定した。係数の初期
値設定は初期収束動作の不安定さを避けるためであり、
必要でなければ省いてもよい。そして、本ＡＣＣ回路が
動作した後、入来する色信号に係数記憶器２３の値が乗
算器１１によって乗ぜられ、その結果が図６（ｂ）に示
すＡＣＣ制御が施された信号として出力される。これと
同時にこの出力値のバースト信号の領域が、図６（ｄ）
に示すように、振幅検出器２１に入力される。

【００１２】次に、振幅検出器２１の構成及び動作につ
いて図２を用いて説明する。振幅検出器２１はバースト
データ選択回路２１１，絶対値化回路２１２，制限回路
２１３，２乗和回路２１４，平方根回路２１５，水平加
算平均回路２１６より構成されている。乗算器１１より
出力する色信号はまずバーストデータ選択回路２１１に
入力する。このバーストデータ選択回路２１１にパルス
状の選択信号が入力すると、バーストデータ選択回路２
１１はその選択信号が入力した時のバースト信号（バー
ストデータ）を選択して絶対値化回路２１２に出力す
る。振幅検出器２１においては、色信号（バースト信号
を含む）は図７（ａ）に示すように、正，負の値を持つ
信号であるため、図７（ｃ）に示すように、絶対値回路
２１２で処理し、さらに本実施例においては、大きさを
通常想定できる限度として６ビットに制限する制限回路
２１３に入力する。従って、６ビットを越える信号は異
常信号としてこの段階で制限される。

【００１３】そして、制限回路２１３より出力された信
号は２乗和回路２１４、さらに平方根回路２１５により
処理される。図７（ａ）に示す信号はバースト部分が正
しくサンプリングされたものであるが、図７（ｂ）に示
す信号はサンプリングクロックの位相がサブキャリアの
位相とずれた場合のサンプリングデータである。この図
７（ｂ）より明らかなように、サンプリングの位相でバ
ースト信号のピーク値が変化している。この影響を避け
るため、２乗和回路２１４によって隣接した２つのデー
タの値の２乗和をとり、さらに平方根回路２１５により
平方根をとるという処理を行っている。数式で説明する
と、例えばサブキャリアの４倍の周波数のクロック（４
ｆｓｃクロック）でサンプリングされた場合、元々のバ
ースト信号の絶対値をＡとして隣接する２つのバースト
データα，βは、 α＝Ａsin （ωｔ＋θ） …（１） β＝Ａcos （ωｔ＋θ) …（２）のように表すことができる。ここで、θはサブキャリア
とサンプリングクロック（４ｆｓｃクロック）との位相
ずれである。従って、絶対値Ａを求めるには（１），
（２）式より、Ａ＝（α²＋β²）^1/2 …（３）となる。この（３）式より計算した結果を図７（ｄ）に
示している。

【００１４】さらに、入力信号にはノイズが混入してい
ることが多いため、本実施例においては誤検出の影響を
少なくするため、平方根回路２１５より出力された信号
を水平加算平均回路２１６に入力して水平加算平均をと
っている。図８（ａ）はノイズ等の混入によりバースト
信号の振幅値がばらついた状態である。この図８（ａ）
に示す信号をバースト信号内で水平加算平均（ａｖ．）
をとり、図８（ｂ）に示すように振幅値をほぼ一定とし
ている。

【００１５】次に、係数生成器２２の構成及び動作につ
いて説明する。図３に示すように、係数生成器２２は、
減算器２２１，絶対値回路２２２，比較回路２２３，変
換回路２２４，加減算回路２２５，制限回路２２６より
構成されている。係数生成器２２は、上述のようにして
振幅検出器２１によって得たデータによって色信号を補
正すべきか否かを判定するものである。

【００１６】振幅検出器２１中の水平加算平均回路２１
６より出力した信号（６ビット）は係数生成器２２中の
減算器２２１に入力する。減算器２２１には予め設定し
た振幅の基準値（ref.data）が入力されており、減算器
２２１は振幅検出器２１より出力した信号から基準値
（６ビット）を減算する。この結果、図８（ｃ）に示す
ように、誤差信号（７ビット）が得られる。この７ビッ
トの信号の内、正，負を表す最上位の１ビットは変換回
路２２４に入力される。そして、残りの６ビットが絶対
値回路２２２に入力されて絶対値がとられ、さらに、比
較回路２２３に入力される。比較回路２２３には比較デ
ータ０（６ビット）が入力されており、入力する信号と
比較データ０とを比較して１ビットの信号を出力する。
上記の正，負を表す１ビットの信号を最上位ビット（Ｍ
ＳＢ）とし、比較回路２２３より出力される１ビットの
信号を最下位ビット（ＬＳＢ）とし、合わせて２ビット
の検出出力Ｑを得る。

【００１７】そして、検出出力Ｑは変換回路２２４に入
力される。変換回路２２４は、図４に示すように、ＮＯ
Ｒ回路３１，インバータ３２，ＯＲ回路３３より構成さ
れている。ＮＯＲ回路３１の一方の入力端子には検出出
力ＱのＭＳＢが入力し、インバータ３２には検出出力Ｑ
のＬＳＢが入力しており、インバータ３２の出力がＮＯ
Ｒ回路３１の他方の入力端子に入力している。また、Ｏ
Ｒ回路３３の一方の入力端子には検出出力ＱのＭＳＢが
入力し、他方の入力端子には検出出力ＱのＬＳＢが入力
している。そして、ＮＯＲ回路３１の出力には変換出力
Ｑ′のＭＳＢが得られ、ＯＲ回路３３の出力には変換出
力Ｑ′のＬＳＢが得られる。変換回路２２４によって得
られた変換出力Ｑ′は振幅の基準値とバースト信号の振
幅値の大小関係を表す判別信号となる。即ち、減算器２
２１〜変換回路２２４は基準値とバースト信号の振幅値
の大小関係を表す判別信号を生成する判別信号生成回路
を構成している。そして、本実施例においては、変換出
力Ｑ′を２ビットの信号とし、基本的に分類される最小
限の状態を表す条件として、基準値より小さい（＜
０）、基準値と等しい（＝０）、基準値より大きい（＞
０）の３値に分類した。なお、変換回路２２４による検
出出力Ｑの変換出力Ｑ′への変換は表１に示す如くであ
る。

【００１８】

【表１】

【００１９】この変換出力Ｑ′は２の補数形式で表現さ
れており、（０１）は＋１、（００）は０、（１１）は
−１をそれぞれ意味している。これらは３つの状態を補
正する記号であって必ずしも数値そのものを意味しなく
てもよい。変換回路２２４において重要なのは、振幅検
出器２１の出力の状態によって係数記憶器２３の値を制
御する複数の値を作り出すことにある。そして、変換出
力Ｑ′の値は加減算器２２５に入力されて係数記憶器２
３の値（係数データ）に加算される。図９（ａ），
（ｂ）は加減算器２２５による演算例を示している。本
実施例においては、加算は２の補数形式、即ち符号付き
で行っており、変換出力Ｑ′が（１１）の場合は加減算
器２２５は減算器として作用する。図９（ａ）におい
て、加減算器２２５には変換出力Ｑ′として（０１）
が、係数記憶器２３の係数データとして（00000100000
0）が入力しているので、加減算器２２５の出力は（000
001000001）となり、係数データを増加させている。図
９（ｂ）においては、変換出力Ｑ′が（１１）であるの
で出力は（000000111111）となり、係数データを減少さ
せている。なお、図中のｆ．ｐは小数点である。

【００２０】この結果得られた値は制限回路２２６を経
て係数記憶器２３に入力される。係数記憶器２３は、図
５に示すように、係数初期設定部２３１と係数記憶部２
３２より構成される（上記のように、係数初期設定部２
３１は必ずしも必要ない）。係数記憶器２３に入力した
値（係数データ）は係数記憶部２３２に保存される。そ
して、図６に示すように、（ｅ）の係数データ（１ライ
ン遅延）を次に入来する（ｃ）の色信号データに乗じ、
（ｂ）のＡＣＣ制御された色信号を得る。さらに、その
結果から（ｄ）のバーストデータを得、再び（ｅ）の如
く係数記憶器２３の係数データが更新され続ける。振幅
検出器２１の出力が基準値と等しくなれば係数記憶器２
３の係数データは更新されない値、即ち０が加算され
る。再び振幅値が変動すればその値が基準値と等しくな
るよう追従を始める。

【００２１】次に、制限回路２２６の動作について説明
する。図１０（ａ）に示すように、係数記憶器２３の値
が最大値である（111111111111）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（０１）が入
力したとしても、制限回路２２６の動作によってそれ以
上の増加は行わず、（111111111111）のままとする。ま
た逆に、図１０（ｂ）に示すように、係数記憶器２３の
値が最小値である（000000000000）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（１１）が入
力したとしても、制限回路２２６の動作によってそれ以
下の減少は行わず、（000000000000）のままとする。図
１０（ｃ）にはこのような制限動作をする制限回路２２
６の特性を示している。本発明のデジタルＡＣＣ回路に
よれば、色信号の急激な変動に対しては反応しないよう
に思われるが、色信号の急激な変動要素はノイズである
場合が多いので、色信号の急激な変動に追従する必要は
ない。それゆえ、本発明のデジタルＡＣＣ回路は実用に
際して全く申し分のないものである。

【００２２】なお、本発明のデジタルＡＣＣ回路につい
て好適な実施例を挙げて説明したが、本発明はこの実施
例に限定されるものではなく、本発明の要旨を逸脱しな
い範囲において種々の変更が可能である。例えば、図３
に示す係数生成器２２の実施例において、加減算器２２
５及び制限回路２２６を用いる代わりに、アップダウン
カウンタを用いてもよい。

【００２３】

【発明の効果】以上詳細に説明したように、本発明のデ
ジタルＡＣＣ回路は上述の如く構成されてなるので、色
信号の振幅を自由に調整することができ、また、ハード
ウェアの規模が大きくなってしまう原因であった除算器
や垂直フィルタを用いる必要がないので、簡易な構成で
デジタルＡＣＣ機能を実現することができるという実用
上極めて優れた効果がある。

【図面の簡単な説明】

【図１】本発明のデジタルＡＣＣ回路の一実施例の構成
を示すブロック図である。

【図２】図１中の振幅検出器２１の具体的構成を示すブ
ロック図である。

【図３】図１中の係数生成器２２の具体的構成を示すブ
ロック図である。

【図４】図３中の変換回路２２４の具体的構成を示すブ
ロック図である。

【図５】図１中の係数記憶器２３の具体的構成を示すブ
ロック図である。

【図６】本発明のデジタルＡＣＣ回路を説明するための
波形図である。

【図７】本発明のデジタルＡＣＣ回路を説明するための
図であって、図１中の振幅検出器２１におけるバースト
信号の処理過程を示す図である。

【図８】本発明のデジタルＡＣＣ回路を説明するための
図であって、（ａ），（ｂ）は図１中の振幅検出器２１
におけるバースト信号の処理過程を、（ｃ）は図１中の
係数生成器２２における演算動作を示す図である。

【図９】本発明のデジタルＡＣＣ回路を説明するための
図であって、図１中の係数生成器２２と係数記憶器２３
との演算を示す図である。

【図１０】本発明のデジタルＡＣＣ回路を説明するため
の図であって、（ａ），（ｂ）は制限回路２２６の動作
を、（ｃ）は制限回路２２６の特性を示す図である。

【図１１】従来のデジタルＡＣＣ回路の構成を示すブロ
ック図である。

【図１２】デジタルテレビジョン受像機の構成を示すブ
ロック図である。

【符号の説明】

１１乗算器２１振幅検出器２２係数生成器２３係数記憶器２１１バーストデータ選択回路２１２，２２２絶対値回路２１３，２２６制限回路２１４２乗和回路２１５平方根回路２１６水平加算平均回路２２１減算器２２３比較回路２２４変換回路２２５加減算回路２３１係数初期設定部２３２係数記憶部３１ＮＯＲ回路３２インバータ３３ＯＲ回路

【手続補正書】

【提出日】平成４年２月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】デジタルＡＣＣ回路

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＴＳＣ方式のテレビ
ジョン信号のＡＣＣ（ＡｕｔｏｍａｔｉｃＣｏｌｏｒ
Ｃｏｎｔｒｏｌ）回路をデジタル化すると共に簡易な構
成で高性能なＡＣＣ機能を実現するデジタルＡＣＣ回路
に関する。

【０００２】

【０００３】図１３はデジタルテレビジョン受像機を示
すブロック図であって、図１３を用いてデジタルテレビ
ジョン受像機の信号処理の概要について説明する。図１
３において、入力端子より入来するベースバンドの複合
映像信号は、Ａ／Ｄ変換器１，Ｙ（輝度信号）／Ｃ（色
信号）分離器２，デジタルＡＣＣ回路３（以下、単にＡ
ＣＣ回路と記すこともある），（色）復調器１０，マト
リックス回路４，Ｄ／Ａ変換器５よりなる信号処理系
と、バーストゲート６，同期分離器７，クロック生成器
８，同期信号処理器９よりなる同期処理系に分かれる。

【０００４】信号処理系においては、Ａ／Ｄ変換器１に
入力した複合映像信号はデジタル信号となり、Ｙ／Ｃ分
離器２において輝度信号及び色信号が分離される。そし
て、色信号がＡＣＣ回路３を経て復調器１０に入力す
る。復調器１０はＲ−Ｙ信号及びＢ−Ｙ信号を生成し、
マトリックス回路４に供給する。マトリックス回路４は
演算を行ってデジタルＲ，Ｇ，Ｂ信号を生成し、Ｄ／Ａ
変換器５に供給する。Ｄ／Ａ変換器５はＤ／Ａ変換を施
してアナログＲ，Ｇ，Ｂ信号に戻し、モニター等の映像
表示機器へ供給する。一方、同期処理系においては、バ
ーストゲート６によって色位相の基準となるバースト信
号が取り出され、また同期分離器７によって複合同期信
号が取り出される。この複合同期信号は同期信号処理器
９に入力し処理され、水平同期信号がＡＣＣ回路３に供
給される。バースト信号はクロック生成器８に入力す
る。クロック生成器８はバースト信号の４倍の周波数の
クロック（４ｆｓｃクロック）を生成し、信号処理系の
各部に供給する。信号処理系の各部に入力する信号はこ
の４ｆｓｃクロックによりサンプリングされる。

【０００６】図１２は従来のデジタルＡＣＣ回路を示す
ブロック図である。従来のデジタルＡＣＣ回路は、図１
２に示すように、乗算器１１，振幅検出器１２，水平平
均器１３，除算器１４，垂直フィルタ１５より構成され
ている。次に、従来のデジタルＡＣＣ回路の動作につい
て説明する。乗算器１１には複合映像信号をＹ／Ｃ分離
して得られた色信号が入力する。乗算器１１より出力さ
れた色信号は振幅検出器１２に入力する。振幅検出器１
２はバースト信号の振幅の絶対値を求める演算（２乗の
計算を２回）を行う。そして、水平平均器１３は振幅検
出器１２の出力信号の水平平均をとる。さらに、除算器
１４はその水平平均値を基準値（基準データ）で除算す
る。垂直フィルタ１５は除算器１４より出力された値を
十数ラインの間積算平均し、その積算平均した値を乗算
器１１に入力し、入力される色信号に乗じる。これによ
り、色信号の振幅を一定とすることができる。なお、垂
直フィルタ１５による積算平均はノイズ等の誤検出によ
り乗数に急激な変動が生じた場合の対策である。そし
て、入来する信号においてはバースト信号が急激に変動
する要因は少ないため、垂直フィルタ１５の時定数は大
きくしてある。

【０００７】

【０００８】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、（１）入力するデジタル
色信号に所定の係数を乗じて出力する乗算器と、前記乗
算器より出力された色信号の振幅値を検出する振幅検出
器と、前記色信号の振幅値と記憶された係数とによっ
て、前記所定の係数を生成する係数生成器と、前記係数
生成器より出力された前記所定の係数を遅延して前記乗
算器に供給する遅延器と、前記記憶された係数を前記所
定の係数へと更新記憶する係数記憶器とより構成される
ことを特徴とするデジタルＡＣＣ回路を提供し、（２）
前記振幅検出器は、前記バースト信号のある一部分を選
択して出力するバーストデータ選択回路と、前記バース
トデータ選択回路の出力の絶対値を求める絶対値回路
と、前記絶対値回路の出力の２乗和をとって出力する２
乗和回路と、前記２乗和回路の出力の平方根をとって出
力する平方根回路と、前記平方根回路の出力の水平加算
平均をとって出力する水平加算平均回路とを有して構成
されることを特徴とする（１）記載のデジタルＡＣＣ回
路を提供し、（３）前記係数生成器は、前記振幅検出器
によって検出された前記色信号の振幅値と基準となる振
幅値とを比較し、その基準となる振幅値より小さい、ま
たはその基準となる振幅値と等しい、またはその基準と
なる振幅値より大きいの少なくとも３つの状態を表す判
別信号を生成する判別信号生成回路と、前記判別信号と
前記記憶された係数とを加減算することにより前記所定
の係数を生成する加減算回路と、前記加減算回路の出力
が前記係数記憶器のビット幅を越えないように制限する
制限回路とを有して構成されることを特徴とする（１）
または（２）記載のデジタルＡＣＣ回路を提供するもの
である。

【０００９】

【実施例】以下、本発明のデジタルＡＣＣ回路につい
て、添付図面を参照して説明する。図１は本発明のデジ
タルＡＣＣ回路の一実施例の構成を示すブロック図、図
２は図１中の振幅検出器２１の具体的構成を示すブロッ
ク図、図３は図１中の係数生成器２２の具体的構成を示
すブロック図、図４は図３中の変換回路２２４の具体的
構成を示すブロック図、図５は図１中の係数記憶器２３
の具体的構成を示すブロック図、図６は図１中の乗算器
１１の一例を示すブロック図である。さらに、図７は本
発明のデジタルＡＣＣ回路を説明するための波形図、図
８〜図１１は本発明のデジタルＡＣＣ回路を説明するた
めの図であって、図８及び図９（ａ），（ｂ）は図１中
の振幅検出器２１におけるバースト信号（バーストデー
タ）の処理過程を、図９（ｃ）は図１中の係数生成器２
２における演算動作を、図１０は図１中の係数生成器２
２と係数記憶器２３との演算を、図１１（ａ），（ｂ）
は係数生成器２２中の制限回路２２６の動作を、図１１
（ｃ）は制限回路２２６の特性を示している。

【００１０】まず、図１を用いて本発明のデジタルＡＣ
Ｃ回路の構成及び動作について説明する。なお、図１に
おいて図１２と同一部分には同一符号を付す。乗算器１
１には、図７（ａ）に示す複合映像信号をＹ／Ｃ分離し
て得られた色信号が入力する。そして、乗算器１１，振
幅検出器２１，係数生成器２２，係数記憶器２３，遅延
器２４より構成されるＡＣＣ回路によって色信号にＡＣ
Ｃ制御が施され、図７（ｂ）に示す波形となる。このよ
うに、バースト信号を本来のバースト信号の振幅値に揃
え、同時に色信号に対しても同様のゲインを与えるのが
ＡＣＣ回路の目的である。

【００１１】本発明のＡＣＣ回路が動作する直前に係数
記憶器２３の係数（係数データ）は初期値に設定する。
本実施例においては、係数の初期値は利得１倍に設定し
ている。この係数記憶器２３のビット幅は本ＡＣＣ回路
の利得幅と精度（色信号の振幅値を調整する精度）を決
定しており、本実施例においては１２ビットとしてい
る。即ち、係数記憶器２３の係数の値が（０００００１
００００００）のときには１倍の利得を色信号に与え、
また（１１１１１１１１１１１１）のときには６３．９
８４３７５倍の利得を色信号に与える。また、最小の精
度は１／６４＝０．０１５６２５となる。映像信号を８
ビット量子化した場合、色信号は一般に６ビット以下で
あるため本実施例における係数記憶器２３は上記のよう
に設定した。係数の初期値設定は初期収束動作の不安定
さを避けるためであり、必要でなければ省いてもよい。
そして、このＡＣＣ回路が動作した後、入来する色信号
に係数記憶器２３の値が乗算器１１によって乗ぜられ、
その結果が図７（ｂ）に示すＡＣＣ制御が施された信号
として出力される。ここで、乗算器１１は、図６に一例
を示すように、並列化により高速化を図ったものが実用
上適しており、係数記憶器２３から遅延器２４を経た乗
数を設定することにより、テレビジョン信号の水平方向
のデータである全ての被乗数との乗算が同時に行われ
る。この結果のバースト信号の領域が、図７（ｄ）に示
すように、振幅検出器２１に入力される。

【００１２】次に、振幅検出器２１の構成及び動作につ
いて図２を用いて説明する。振幅検出器２１はバースト
データ選択回路２１１，絶対値回路２１２，制限回路２
１３，２乗和回路２１４，平方根回路２１５，水平加算
平均回路２１６より構成されている。乗算器１１より出
力する色信号はまずバーストデータ選択回路２１１に入
力する。このバーストデータ選択回路２１１にパルス状
の選択信号が入力すると、バーストデータ選択回路２１
１はその選択信号が入力した時のバースト信号（バース
トデータ）を選択して絶対値回路２１２に出力する。振
幅検出器２１においては、色信号（バースト信号を含
む）は図８（ａ）に示すように、正，負の値を持つ信号
であるため、図８（ｃ）に示すように、絶対値回路２１
２で処理し、さらに本実施例においては、大きさを通常
想定できる限度として６ビットに制限する制限回路２１
３に入力する。従って、６ビットを越える信号は異常信
号としてこの段階で制限される。

【００１３】そして、制限回路２１３より出力された信
号は２乗和回路２１４、さらに平方根回路２１５により
処理される。図８（ａ）に示す信号はバースト部分が正
しくサンプリングされたものであるが、図８（ｂ）に示
す信号はサンプリングクロックの位相がサブキャリアの
位相とずれた場合のサンプリングデータである。この図
８（ｂ）より明らかなように、サンプリングの位相でバ
ースト信号のピーク値が変化している。この影響を避け
るため、２乗和回路２１４によって隣接した２つのデー
タの値の２乗和をとり、さらに平方根回路２１５により
平方根をとるという処理を行っている。数式で説明する
と、例えばサブキャリアの４倍の周波数のクロック（４
ｆｓｃクロック）でサンプリングされた場合、元々のバ
ースト信号の絶対値をＡとして隣接する２つのバースト
データα，βは、 α＝Ａｓｉｎ（ωｔ＋θ） …（１） β＝Ａｃｏｓ（のｔ＋θ） …（２）のように表すことができる。ここで、θはサブキャリア
とサンプリングクロック（４ｆｓｃクロック）との位相
ずれである。従って、絶対値Ａを求めるには（１），
（２）式より、Ａ＝（α^２＋β^２）^１／２ …（３）となる。この（３）式より計算した結果を図８（ｄ）に
示している。

【００１４】さらに、入力信号にはノイズが混入してい
ることが多いため、本実施例においては誤検出の影響を
少なくするため、平方根回路２１５より出力された信号
を水平加算平均回路２１６に入力して水平加算平均をと
っている。図９（ａ）はノイズ等の混入によりバースト
信号の振幅値がばらついた状態である。この図９（ａ）
に示す信号をバースト信号内で水平加算平均（ａｖ．）
をとり、図９（ｂ）に示すように振幅値をほぼ一定とし
ている。

【００１６】振幅検出器２１中の水平加算平均回路２１
６より出力した信号（６ビット）は係数生成器２２中の
減算器２２１に入力する。減算器２２１には予め設定し
た振幅の基準値（ｒｅｆ．ｄａｔａ）が入力されてお
り、減算器２２１は振幅検出器２１より出力した信号か
ら基準値（６ビット）を減算する。この結果、図９
（ｃ）に示すように、誤差信号（７ビット）が得られ
る。この７ビットの信号の内、正，負を表す最上位の１
ビットは変換回路２２４に入力される。そして、残りの
６ビットが絶対値回路２２２に入力されて絶対値がとら
れ、さらに、比較回路２２３に入力される。比較回路２
２３には比較データ０（６ビット）が入力されており、
入力する信号と比較データ０とを比較して１ビットの信
号を出力する。上記の正，負を表す１ビットの信号を最
上位ビット（ＭＳＢ）とし、比較回路２２３より出力さ
れる１ビットの信号を最下位ビット（ＬＳＢ）とし、合
わせて２ビットの検出出力Ｑを得る。

【００１８】

【表１】

【００１９】この変換出力Ｑ′は２の補数形式で表現さ
れており、（０１）は＋１、（００）は０、（１１）は
−１をそれぞれ意味している。これらは３つの状態を補
正する記号であって必ずしも数値そのものを意味しなく
てもよい。変換回路２２４において重要なのは、振幅検
出器２１の出力の状態によって係数記憶器２３の値を制
御する複数の値を作り出すことにある。そして、変換出
力Ｑ′の値は加減算器２２５に入力されて係数記憶器２
３の値（係数データ）に加算される。図１０（ａ），
（ｂ）は加減算器２２５による演算例を示している。本
実施例においては、加算は２の補数形式、即ち符号付き
で行っており、変換出力Ｑ′が（１１）の場合は加減算
器２２５は減算器として作用する。図１０（ａ）におい
て、加減算器２２５には変換出力Ｑ′として（０１）
が、係数記憶器２３の係数データとして（０００００１
００００００）が入力しているので、加減算器２２５の
出力は（０００００１０００００１）となり、係数デー
タを増加させている。図１０（ｂ）においては、変換出
力Ｑ′が（１１）であるので出力は（００００００１１
１１１１）となり、係数データを減少させている。な
お、図中のｆ．ｐは小数点である。

【００２０】この結果得られた値は制限回路２２６を経
て係数記憶器２３に入力される。係数記憶器２３は、図
５に示すように、係数初期設定部２３１と係数記憶部２
３２より構成される（上記のように、係数初期設定部２
３１は必ずしも必要ない）。係数記憶器２３に入力した
値（係数データ）は係数記憶部２３２に保存される。そ
して、図７に示すように、（ｅ）の係数データ（１ライ
ン遅延）を次に入来する（ｃ）の色信号データに乗じ、
（ｂ）のＡＣＣ制御された色信号を得る。さらに、その
結果から（ｄ）のバーストデータを得、再び（ｅ）の如
く係数記憶器２３の係数データが更新され続ける。振幅
検出器２１の出力が基準値と等しくなれば係数記憶器２
３の係数データは更新されない値、即ち０が加算され
る。再び振幅値が変動すればその値が基準値と等しくな
るよう追従を始める。

【００２１】次に、制限回路２２６の動作について説明
する。図１１（ａ）に示すように、係数記憶器２３の値
が最大値である（１１１１１１１１１１１１）となって
飽和した場合、加減算器２２５に変換出力Ｑ′として
（０１）が入力したとしても、制限回路２２６の動作に
よってそれ以上の増加は行わず、（１１１１１１１１１
１１１）のままとする。また逆に、図１１（ｂ）に示す
ように、係数記憶器２３の値が最小値である（００００
００００００００）となって飽和した場合、加減算器２
２５に変換出力Ｑ′として（１１）が入力したとして
も、制限回路２２６の動作によってそれ以下の減少は行
わず、（００００００００００００）のままとする。図
１１（ｃ）にはこのような制限動作をする制限回路２２
６の特性を示している。

【００２２】さらに、図１中の遅延器２４について説明
する。このＡＣＣ回路の乗数が決定するまでには上述し
た過程を経るための時間が必要となる。この時間ずれ
を、上記の如く求めた乗数を図７に示すように次の水平
周期の入力色信号に乗ずるために補正するのが、遅延器
２４の作用である。本発明のデジタルＡＣＣ回路によれ
ば、色信号の急激な変動に対しては反応しないように思
われるが、色信号の急激な変動要素はノイズである場合
が多いので、色信号の急激な変動に追従する必要はな
い。それゆえ、本発明のデジタルＡＣＣ回路は実用に際
して全く申し分のないものである。

【００２３】なお、本発明のデジタルＡＣＣ回路につい
て好適な実施例を挙げて説明したが、本発明はこの実施
例に限定されるものではなく、本発明の要旨を逸脱しな
い範囲において種々の変更が可能である。例えば、図３
に示す係数生成器２２の実施例において、加減算器２２
５及び制限回路２２６を用いる代わりに、アップダウン
カウンタを用いてもよい。

【００２４】

【図面の簡単な説明】

【図６】図１中の乗算器１１の一例を示すブロック図で
ある。

【図７】本発明のデジタルＡＣＣ回路を説明するための
波形図である。

【図８】本発明のデジタルＡＣＣ回路を説明するための
図であって、図１中の振幅検出器２１におけるバースト
信号の処理過程を示す図である。

【図９】本発明のデジタルＡＣＣ回路を説明するための
図であって、（ａ），（ｂ）は図１中の振幅検出器２１
におけるバースト信号の処理過程を、（ｃ）は図１中の
係数生成器２２における演算動作を示す図である。

【図１０】本発明のデジタルＡＣＣ回路を説明するため
の図であって、図１中の係数生成器２２と係数記憶器２
３との演算を示す図である。

【図１１】本発明のデジタルＡＣＣ回路を説明するため
の図であって、（ａ），（ｂ）は制限回路２２６の動作
を、（ｃ）は制限回路２２６の特性を示す図である。

【図１２】従来のデジタルＡＣＣ回路の構成を示すブロ
ック図である。

【図１３】デジタルテレビジョン受像機の構成を示すブ
ロック図である。

【符号の説明】１１乗算器２１振幅検出器２２係数生成器２３係数記憶器２４遅延器２１１バーストデータ選択回路２１２，２２２絶対値回路２１３，２２６制限回路２１４２乗和回路２１５平方根回路２１６水平加算平均回路２２１減算器２２３比較回路２２４変換回路２２５加減算回路２３１係数初期設定部２３２係数記憶部３１ＮＯＲ回路３２インバータ３３ＯＲ回路

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図４】

【図２】

【図３】

【図５】

【図８】

【図６】

【図７】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

Claims

【特許請求の範囲】

【請求項１】入力するデジタル色信号に所定の係数を乗
じて出力する乗算器と、前記乗算器より出力された色信号の振幅値を検出する振
幅検出器と、前記色信号の振幅値と記憶された係数とによって、前記
所定の係数を生成して前記乗算器に供給する係数生成器
と、前記記憶された係数を前記所定の係数へと更新記憶する
係数記憶器とより構成されることを特徴とするデジタル
ＡＣＣ回路。
【請求項２】前記振幅検出器は、前記バースト信号のある一部分を選択して出力するバー
ストデータ選択回路と、前記バーストデータ選択回路の出力の絶対値を求める絶
対値回路と、前記絶対値回路の出力の２乗和をとって出力する２乗和
回路と、前記２乗和回路の出力の平方根をとって出力する平方根
回路と、前記平方根回路の出力の水平加算平均をとって出力する
水平加算平均回路とを有することを特徴とする請求項１
記載のデジタルＡＣＣ回路。
【請求項３】前記係数生成器は、前記振幅検出器によって検出された前記色信号の振幅値
と基準となる振幅値とを比較し、その基準となる振幅値
より小さい、またはその基準となる振幅値と等しい、ま
たはその基準となる振幅値より大きいの少なくとも３つ
の状態を表す判別信号を生成する判別信号生成回路と、前記判別信号と前記記憶された係数とを加減算すること
により前記所定の係数を生成する加減算回路と、前記加減算回路の出力が前記係数記憶器のビット幅を越
えないように制限する制限回路とを有することを特徴と
する請求項１記載のデジタルＡＣＣ回路。