JP3038077B2 - デジタルａｃｃ回路及びデジタルクロマキラー回路 - Google Patents
デジタルａｃｃ回路及びデジタルクロマキラー回路Info
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- JP3038077B2 JP3038077B2 JP04087900A JP8790092A JP3038077B2 JP 3038077 B2 JP3038077 B2 JP 3038077B2 JP 04087900 A JP04087900 A JP 04087900A JP 8790092 A JP8790092 A JP 8790092A JP 3038077 B2 JP3038077 B2 JP 3038077B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/70—Circuits for processing colour signals for colour killing
- H04N9/71—Circuits for processing colour signals for colour killing combined with colour gain control
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＮＴＳＣ方式のテレビ
ジョン信号のＡＣＣ（Automatic Color Control ）回路
及びＡＣＣ回路と併せて用いられるクロマキラー回路を
デジタル化すると共に、簡易な構成で高性能なＡＣＣ機
能及びクロマキラー機能を実現するデジタルＡＣＣ回路
及びデジタルクロマキラー回路に関する。
ジョン信号のＡＣＣ（Automatic Color Control ）回路
及びＡＣＣ回路と併せて用いられるクロマキラー回路を
デジタル化すると共に、簡易な構成で高性能なＡＣＣ機
能及びクロマキラー機能を実現するデジタルＡＣＣ回路
及びデジタルクロマキラー回路に関する。
【０００２】
【従来の技術】ベースバンドの映像信号をＡ／Ｄ変換器
によってデジタル化し、信号処理をデジタル処理によっ
て行い、最後にＤ／Ａ変換器によってアナログ信号とし
表示するデジタルテレビジョン受像機は、その特徴とし
て調整の簡易化、精密な遅延素子の応用による画質改善
効果等をもたらす他、さまざまな信号処理を施すことが
できるという特徴を有している。
によってデジタル化し、信号処理をデジタル処理によっ
て行い、最後にＤ／Ａ変換器によってアナログ信号とし
表示するデジタルテレビジョン受像機は、その特徴とし
て調整の簡易化、精密な遅延素子の応用による画質改善
効果等をもたらす他、さまざまな信号処理を施すことが
できるという特徴を有している。
【０００３】図１６はデジタルテレビジョン受像機を示
すブロック図であって、図１６を用いてデジタルテレビ
ジョン受像機の信号処理の概要について説明する。図１
６において、入力端子より入来するベースバンドの複合
映像信号は、Ａ／Ｄ変換器１，Ｙ（輝度信号）／Ｃ（色
信号）分離器２，デジタルＡＣＣ回路３（以下、単にＡ
ＣＣ回路と記すこともある），（色）復調器１０，マト
リックス回路４，Ｄ／Ａ変換器５よりなる信号処理系
と、バーストゲート６，同期分離器７，クロック生成器
８，同期信号処理器９よりなる同期処理系に分かれる。
すブロック図であって、図１６を用いてデジタルテレビ
ジョン受像機の信号処理の概要について説明する。図１
６において、入力端子より入来するベースバンドの複合
映像信号は、Ａ／Ｄ変換器１，Ｙ（輝度信号）／Ｃ（色
信号）分離器２，デジタルＡＣＣ回路３（以下、単にＡ
ＣＣ回路と記すこともある），（色）復調器１０，マト
リックス回路４，Ｄ／Ａ変換器５よりなる信号処理系
と、バーストゲート６，同期分離器７，クロック生成器
８，同期信号処理器９よりなる同期処理系に分かれる。
【０００４】信号処理系においては、Ａ／Ｄ変換器１に
入力した複合映像信号はデジタル信号となり、Ｙ／Ｃ分
離器２において輝度信号及び色信号が分離される。そし
て、色信号がＡＣＣ回路３を経て復調器１０に入力す
る。復調器１０はＲ−Ｙ信号及びＢ−Ｙ信号を生成し、
マトリックス回路４に供給する。マトリックス回路４は
演算を行ってデジタルＲ，Ｇ，Ｂ信号を生成し、Ｄ／Ａ
変換器５に供給する。Ｄ／Ａ変換器５はＤ／Ａ変換を施
してアナログＲ，Ｇ，Ｂ信号に戻し、モニター等の映像
表示機器へ供給する。一方、同期処理系においては、バ
ーストゲート６によって色位相の基準となるバースト信
号が取り出され、また同期分離器７によって複合同期信
号が取り出される。この複合同期信号は同期信号処理器
９に入力し処理され、水平同期信号がＡＣＣ回路３に供
給される。バースト信号はクロック生成器８に入力す
る。クロック生成器８はバースト信号の４倍の周波数の
クロック（４ｆｓｃクロック）を生成し、信号処理系の
各部に供給する。信号処理系の各部に入力する信号はこ
の４ｆｓｃクロックによりサンプリングされる。
入力した複合映像信号はデジタル信号となり、Ｙ／Ｃ分
離器２において輝度信号及び色信号が分離される。そし
て、色信号がＡＣＣ回路３を経て復調器１０に入力す
る。復調器１０はＲ−Ｙ信号及びＢ−Ｙ信号を生成し、
マトリックス回路４に供給する。マトリックス回路４は
演算を行ってデジタルＲ，Ｇ，Ｂ信号を生成し、Ｄ／Ａ
変換器５に供給する。Ｄ／Ａ変換器５はＤ／Ａ変換を施
してアナログＲ，Ｇ，Ｂ信号に戻し、モニター等の映像
表示機器へ供給する。一方、同期処理系においては、バ
ーストゲート６によって色位相の基準となるバースト信
号が取り出され、また同期分離器７によって複合同期信
号が取り出される。この複合同期信号は同期信号処理器
９に入力し処理され、水平同期信号がＡＣＣ回路３に供
給される。バースト信号はクロック生成器８に入力す
る。クロック生成器８はバースト信号の４倍の周波数の
クロック（４ｆｓｃクロック）を生成し、信号処理系の
各部に供給する。信号処理系の各部に入力する信号はこ
の４ｆｓｃクロックによりサンプリングされる。
【０００５】ところで、放送波においては、チャンネル
によって複合映像信号のレベルが異なるため色信号の振
幅が変動してしまう。このままマトリックス回路４によ
ってＲ，Ｇ，Ｂ信号を生成すると、その振幅変動が色飽
和度変動となって再現されてしまうことになるため、Ａ
ＣＣ回路３によって振幅を一定に保つ処理が必要であ
る。そして、バースト信号の振幅が規格上定められてい
るため、バースト信号の振幅変動値を調べればそのバー
スト信号が存在する一水平期間の色信号に必要なゲイン
を算出することができる。さらに、放送波では、バース
ト信号が付加されていない信号あるいはＳ／Ｎが極めて
劣化した信号も存在する。このような場合、バースト信
号の検出値が不安定となり、このままＡＣＣ回路３によ
って振幅を一定に保つ処理を行なうと不用意にクロマ成
分を増幅してしまう。そのためバースト信号が一定の振
幅検出値より小さければ自動的に色信号を再生しないよ
うにしなければならない。この作用はＡＣＣ回路とキラ
ー回路を組み合わせることにより実現できる。
によって複合映像信号のレベルが異なるため色信号の振
幅が変動してしまう。このままマトリックス回路４によ
ってＲ，Ｇ，Ｂ信号を生成すると、その振幅変動が色飽
和度変動となって再現されてしまうことになるため、Ａ
ＣＣ回路３によって振幅を一定に保つ処理が必要であ
る。そして、バースト信号の振幅が規格上定められてい
るため、バースト信号の振幅変動値を調べればそのバー
スト信号が存在する一水平期間の色信号に必要なゲイン
を算出することができる。さらに、放送波では、バース
ト信号が付加されていない信号あるいはＳ／Ｎが極めて
劣化した信号も存在する。このような場合、バースト信
号の検出値が不安定となり、このままＡＣＣ回路３によ
って振幅を一定に保つ処理を行なうと不用意にクロマ成
分を増幅してしまう。そのためバースト信号が一定の振
幅検出値より小さければ自動的に色信号を再生しないよ
うにしなければならない。この作用はＡＣＣ回路とキラ
ー回路を組み合わせることにより実現できる。
【０００６】図１５はキラー回路を備えた従来のデジタ
ルＡＣＣ回路を示すブロック図である。この従来のデジ
タルＡＣＣ回路は、図１５に示すように、乗算器１１，
振幅検出器１２，水平平均器１３，除算器１４，垂直フ
ィルタ１５，比較器１６と選択回路１７とよりなるキラ
ー回路より構成されている。次に、このデジタルＡＣＣ
回路の動作について説明する。乗算器１１には複合映像
信号をＹ／Ｃ分離して得られた色信号が入力する。乗算
器１１より出力された色信号は振幅検出器１２に入力す
る。振幅検出器１２はバースト信号の振幅の絶対値を求
める演算（２乗の計算を２回）を行う。そして、水平平
均器１３は振幅検出器１２の出力信号の水平平均をと
る。さらに、除算器１４はその水平平均値を基準値（基
準データ）で除算する。垂直フィルタ１５は除算器１４
より出力された値を十数ラインの間積算平均し、その積
算平均した値を乗算器１１に入力し、入力される色信号
に乗じる。これにより、色信号の振幅を一定とすること
ができる。なお、垂直フィルタ１５による積算平均はノ
イズ等の誤検出により乗数に急激な変動が生じた場合の
対策である。そして、入来する信号においてはバースト
信号が急激に変動する要因は少ないため、垂直フィルタ
１５の時定数は大きくしてある。
ルＡＣＣ回路を示すブロック図である。この従来のデジ
タルＡＣＣ回路は、図１５に示すように、乗算器１１，
振幅検出器１２，水平平均器１３，除算器１４，垂直フ
ィルタ１５，比較器１６と選択回路１７とよりなるキラ
ー回路より構成されている。次に、このデジタルＡＣＣ
回路の動作について説明する。乗算器１１には複合映像
信号をＹ／Ｃ分離して得られた色信号が入力する。乗算
器１１より出力された色信号は振幅検出器１２に入力す
る。振幅検出器１２はバースト信号の振幅の絶対値を求
める演算（２乗の計算を２回）を行う。そして、水平平
均器１３は振幅検出器１２の出力信号の水平平均をと
る。さらに、除算器１４はその水平平均値を基準値（基
準データ）で除算する。垂直フィルタ１５は除算器１４
より出力された値を十数ラインの間積算平均し、その積
算平均した値を乗算器１１に入力し、入力される色信号
に乗じる。これにより、色信号の振幅を一定とすること
ができる。なお、垂直フィルタ１５による積算平均はノ
イズ等の誤検出により乗数に急激な変動が生じた場合の
対策である。そして、入来する信号においてはバースト
信号が急激に変動する要因は少ないため、垂直フィルタ
１５の時定数は大きくしてある。
【０００７】また、破線で囲んだ比較器１６及び選択回
路１７より構成されているキラー回路において、比較器
１６は垂直フィルタ１５を経て決定した乗数が不用意に
大きな値でないかどうかを判別するために、その乗数と
予め設定した最大の乗数とを比較し、もし乗数が最大乗
数より大きなものであれば、選択回路１７を切り換えて
乗数“０”を乗算器１１に与える。その結果、乗算器１
１からはキラー動作が行われた色信号“０”が出力され
る。
路１７より構成されているキラー回路において、比較器
１６は垂直フィルタ１５を経て決定した乗数が不用意に
大きな値でないかどうかを判別するために、その乗数と
予め設定した最大の乗数とを比較し、もし乗数が最大乗
数より大きなものであれば、選択回路１７を切り換えて
乗数“０”を乗算器１１に与える。その結果、乗算器１
１からはキラー動作が行われた色信号“０”が出力され
る。
【０００８】
【発明が解決しようとする課題】従来のデジタルＡＣＣ
回路は上述の如くハードウェアを構成する。しかしなが
ら、上述した構成でＡＣＣに係わる演算をデジタルで行
うには規模の大きなハードウェアが必要である。特に、
除算器１４や垂直フィルタ１５は規模の大きなハードウ
ェアが必要であり、性能を落とすことなくデジタルＡＣ
Ｃ機能を行うことができるアルゴリズムの簡素化が望ま
れていた。それを解決する一例として発明されたのが特
願平３−２１１６３０号によるデジタルＡＣＣ回路であ
る。それゆえ、本発明は、除算器や垂直フィルタを用い
ることなくデジタルＡＣＣ機能を実現した特願平３−２
１１６３０号によるデジタルＡＣＣ回路に対し、最適で
簡易に構成によりクロマキラー動作をさせるようにし、
デジタルＡＣＣ回路としても動作し、さらにデジタルク
ロマキラー回路としても動作する回路、即ち、デジタル
ＡＣＣ回路及びデジタルクロマキラー回路を提供するこ
とを目的とする。
回路は上述の如くハードウェアを構成する。しかしなが
ら、上述した構成でＡＣＣに係わる演算をデジタルで行
うには規模の大きなハードウェアが必要である。特に、
除算器１４や垂直フィルタ１５は規模の大きなハードウ
ェアが必要であり、性能を落とすことなくデジタルＡＣ
Ｃ機能を行うことができるアルゴリズムの簡素化が望ま
れていた。それを解決する一例として発明されたのが特
願平３−２１１６３０号によるデジタルＡＣＣ回路であ
る。それゆえ、本発明は、除算器や垂直フィルタを用い
ることなくデジタルＡＣＣ機能を実現した特願平３−２
１１６３０号によるデジタルＡＣＣ回路に対し、最適で
簡易に構成によりクロマキラー動作をさせるようにし、
デジタルＡＣＣ回路としても動作し、さらにデジタルク
ロマキラー回路としても動作する回路、即ち、デジタル
ＡＣＣ回路及びデジタルクロマキラー回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、 （１）（ａ）入力するデジタル色信号に第１の係数を乗
じて出力する乗算器と、（ｂ）前記乗算器より出力され
た色信号の振幅値を検出する第１の振幅検出器と、
（ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、（ｄ）前記係数
生成器より出力された前記第１の係数からなる信号を遅
延して前記乗算器に供給する遅延器と、（ｅ）前記第２
の係数を前記第１の係数へと更新記憶する係数記憶器
と、（ｆ）前記入力するデジタル色信号の振幅値を検出
する第２の振幅検出器と、（ｇ）前記第２の振幅検出器
で検出された振幅値とキラーレベル値とを比較し、その
振幅値と前記キラーレベル値との大小関係に応じて、前
記第１の係数を減じるための第１の判別値と前記第１の
係数を変更させない第２の判別値とを出力する比較回路
と、前記比較回路より出力された判別値を記憶する記憶
装置と、前記記憶装置に記憶された判別値と前記第１の
係数とを合成することによって、その判別値が前記第１
の判別値であれば前記第１の係数を順次減じ、その判別
値が前記第２の判別値であれば前記第１の係数を変更さ
せないよう制御する制御回路とを有する係数制御器と、
（ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と、前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルＡＣＣ回路を提供し、（２）（ａ）入力するデジタル色信号に第１の係数を乗
じて出力する乗算器と、（ｂ）前記乗算器より出力され
た色信号の振幅値を検出する第１の振幅検出器と、
（ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、（ｄ）前記係数
生成器より出力された前記第１の係数からなる信号を遅
延して前記乗算器に供給する遅延器と、（ｅ）前記第２
の係数を前記第１の係数へと更新記憶する係数記憶器
と、（ｆ）前記入力するデジタル色信号の 振幅値を検出
する第２の振幅検出器と、（ｇ）前記第２の振幅検出器
で検出された振幅値とキラーレベル値とを比較し、その
振幅値と前記キラーレベル値との大小関係に応じて、前
記第１の係数を減じるための第１の判別値と前記第１の
係数を変更させない第２の判別値とを出力する比較回路
と、前記比較回路より出力された判別値を記憶する記憶
装置と、前記記憶装置に記憶された判別値と前記第１の
係数とを合成することによって、その判別値が前記第１
の判別値であれば前記第１の係数を順次減じ、その判別
値が前記第２の判別値であれば前記第１の係数を変更さ
せないよう 制御する制御回路とを有する係数制御器と、
（ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と 前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルクロマキラー回路を提供する
ものである。
の技術の課題を解決するため、 （１）（ａ）入力するデジタル色信号に第１の係数を乗
じて出力する乗算器と、（ｂ）前記乗算器より出力され
た色信号の振幅値を検出する第１の振幅検出器と、
（ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、（ｄ）前記係数
生成器より出力された前記第１の係数からなる信号を遅
延して前記乗算器に供給する遅延器と、（ｅ）前記第２
の係数を前記第１の係数へと更新記憶する係数記憶器
と、（ｆ）前記入力するデジタル色信号の振幅値を検出
する第２の振幅検出器と、（ｇ）前記第２の振幅検出器
で検出された振幅値とキラーレベル値とを比較し、その
振幅値と前記キラーレベル値との大小関係に応じて、前
記第１の係数を減じるための第１の判別値と前記第１の
係数を変更させない第２の判別値とを出力する比較回路
と、前記比較回路より出力された判別値を記憶する記憶
装置と、前記記憶装置に記憶された判別値と前記第１の
係数とを合成することによって、その判別値が前記第１
の判別値であれば前記第１の係数を順次減じ、その判別
値が前記第２の判別値であれば前記第１の係数を変更さ
せないよう制御する制御回路とを有する係数制御器と、
（ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と、前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルＡＣＣ回路を提供し、（２）（ａ）入力するデジタル色信号に第１の係数を乗
じて出力する乗算器と、（ｂ）前記乗算器より出力され
た色信号の振幅値を検出する第１の振幅検出器と、
（ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、（ｄ）前記係数
生成器より出力された前記第１の係数からなる信号を遅
延して前記乗算器に供給する遅延器と、（ｅ）前記第２
の係数を前記第１の係数へと更新記憶する係数記憶器
と、（ｆ）前記入力するデジタル色信号の 振幅値を検出
する第２の振幅検出器と、（ｇ）前記第２の振幅検出器
で検出された振幅値とキラーレベル値とを比較し、その
振幅値と前記キラーレベル値との大小関係に応じて、前
記第１の係数を減じるための第１の判別値と前記第１の
係数を変更させない第２の判別値とを出力する比較回路
と、前記比較回路より出力された判別値を記憶する記憶
装置と、前記記憶装置に記憶された判別値と前記第１の
係数とを合成することによって、その判別値が前記第１
の判別値であれば前記第１の係数を順次減じ、その判別
値が前記第２の判別値であれば前記第１の係数を変更さ
せないよう 制御する制御回路とを有する係数制御器と、
（ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と 前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルクロマキラー回路を提供する
ものである。
【００１０】
【実施例】以下、本発明のデジタルＡＣＣ回路及びデジ
タルクロマキラー回路について、添付図面を参照して説
明する。図１は本発明のデジタルＡＣＣ回路及びデジタ
ルクロマキラー回路の一実施例の構成を示すブロック
図、図２は図１中の振幅検出器２１の具体的構成を示す
ブロック図、図３は図１中の係数生成器２２の具体的構
成を示すブロック図、図４は図３中の変換回路２２４の
具体的構成を示すブロック図、図５は図１中の係数記憶
器２３の具体的構成を示すブロック図、図６は図１中の
振幅検出器２５の具体的構成を示すブロック図、図７は
図１中のキラーレベル制御回路２６の具体的構成を示す
ブロック図、図８は図７中の制御回路２６３の具体的構
成を示すブロック図、図９は図１中の乗算器の一例を示
すブロック図である。さらに、図１０は図１に示すデジ
タルＡＣＣ回路及びデジタルクロマキラー回路を説明す
るための波形図、図１１〜図１４は図１に示すデジタル
ＡＣＣ回路及びデジタルクロマキラー回路を説明するた
めの図であって、図１１及び図１２（ａ），（ｂ）は図
１中の振幅検出器２１におけるバースト信号（バースト
データ）の処理過程を、図１２（ｃ）は図１中の係数生
成器２２における演算動作を、図１３は図１中の係数生
成器２２と係数記憶器２３との演算を、図１４（ａ），
（ｂ）は係数生成器２２中の制限回路２２６の動作を、
図１４（ｃ）は制限回路２２６の特性を示している。
タルクロマキラー回路について、添付図面を参照して説
明する。図１は本発明のデジタルＡＣＣ回路及びデジタ
ルクロマキラー回路の一実施例の構成を示すブロック
図、図２は図１中の振幅検出器２１の具体的構成を示す
ブロック図、図３は図１中の係数生成器２２の具体的構
成を示すブロック図、図４は図３中の変換回路２２４の
具体的構成を示すブロック図、図５は図１中の係数記憶
器２３の具体的構成を示すブロック図、図６は図１中の
振幅検出器２５の具体的構成を示すブロック図、図７は
図１中のキラーレベル制御回路２６の具体的構成を示す
ブロック図、図８は図７中の制御回路２６３の具体的構
成を示すブロック図、図９は図１中の乗算器の一例を示
すブロック図である。さらに、図１０は図１に示すデジ
タルＡＣＣ回路及びデジタルクロマキラー回路を説明す
るための波形図、図１１〜図１４は図１に示すデジタル
ＡＣＣ回路及びデジタルクロマキラー回路を説明するた
めの図であって、図１１及び図１２（ａ），（ｂ）は図
１中の振幅検出器２１におけるバースト信号（バースト
データ）の処理過程を、図１２（ｃ）は図１中の係数生
成器２２における演算動作を、図１３は図１中の係数生
成器２２と係数記憶器２３との演算を、図１４（ａ），
（ｂ）は係数生成器２２中の制限回路２２６の動作を、
図１４（ｃ）は制限回路２２６の特性を示している。
【００１１】まず、図１を用いて本発明のデジタルＡＣ
Ｃ回路及びデジタルクロマキラー回路の構成及び動作に
ついて説明する。なお、図１において図１５と同一部分
には同一符号を付す。本発明のデジタルＡＣＣ回路及び
デジタルクロマキラー回路は、図１に示すように、乗算
器１１，振幅検出器２１，係数生成器２２，係数記憶器
２３，遅延器２４，振幅検出器２５，係数制御器２６，
選択回路２７，選択回路２８，スイッチ２９より構成さ
れている。なお、破線で囲んだ振幅検出器２５及び係数
制御器２６は、特願平３−２１１６３０号によるデジタ
ルＡＣＣ回路に、クロマキラー動作をさせるために新た
に付加した回路であり、選択回路２７，２８，スイッチ
２９もそれに伴って新たに付加したものである。
Ｃ回路及びデジタルクロマキラー回路の構成及び動作に
ついて説明する。なお、図１において図１５と同一部分
には同一符号を付す。本発明のデジタルＡＣＣ回路及び
デジタルクロマキラー回路は、図１に示すように、乗算
器１１，振幅検出器２１，係数生成器２２，係数記憶器
２３，遅延器２４，振幅検出器２５，係数制御器２６，
選択回路２７，選択回路２８，スイッチ２９より構成さ
れている。なお、破線で囲んだ振幅検出器２５及び係数
制御器２６は、特願平３−２１１６３０号によるデジタ
ルＡＣＣ回路に、クロマキラー動作をさせるために新た
に付加した回路であり、選択回路２７，２８，スイッチ
２９もそれに伴って新たに付加したものである。
【００１２】図１において、入力された色信号は、選択
回路２７によってこの選択回路２７に入力される動作信
号に従い、振幅検出器２５あるいは乗算器１１に選択的
に供給される。ここでは、選択回路２７が振幅検出器２
５側に接続した状態を示し、選択回路２８は入力色信号
側に接続し、スイッチ２９はオフされている。まず、選
択回路２７が乗算器１１を選択した場合について説明す
る。選択回路２７が乗算器１１を選択した場合には、図
１に示す回路はデジタルＡＣＣ回路として動作する。選
択回路２７が動作信号に従って乗算器１１側に接続する
と、それと同期して選択回路２８は乗算器１１側に接続
し、スイッチ２９がオンする。乗算器１１には、図１０
（ａ）に示す複合映像信号をＹ／Ｃ分離して得られた色
信号が入力する。そして、乗算器１１，振幅検出器２
１，係数生成器２２，係数記憶器２３，遅延器２４より
構成されるＡＣＣ回路によって色信号にＡＣＣ制御が施
され、図１０（ｂ）に示す波形となる。このように、バ
ースト信号を本来のバースト信号の振幅値に揃え、同時
に色信号に対しても同様のゲインを与えるのがＡＣＣ回
路の目的である。
回路２７によってこの選択回路２７に入力される動作信
号に従い、振幅検出器２５あるいは乗算器１１に選択的
に供給される。ここでは、選択回路２７が振幅検出器２
５側に接続した状態を示し、選択回路２８は入力色信号
側に接続し、スイッチ２９はオフされている。まず、選
択回路２７が乗算器１１を選択した場合について説明す
る。選択回路２７が乗算器１１を選択した場合には、図
１に示す回路はデジタルＡＣＣ回路として動作する。選
択回路２７が動作信号に従って乗算器１１側に接続する
と、それと同期して選択回路２８は乗算器１１側に接続
し、スイッチ２９がオンする。乗算器１１には、図１０
（ａ）に示す複合映像信号をＹ／Ｃ分離して得られた色
信号が入力する。そして、乗算器１１，振幅検出器２
１，係数生成器２２，係数記憶器２３，遅延器２４より
構成されるＡＣＣ回路によって色信号にＡＣＣ制御が施
され、図１０（ｂ）に示す波形となる。このように、バ
ースト信号を本来のバースト信号の振幅値に揃え、同時
に色信号に対しても同様のゲインを与えるのがＡＣＣ回
路の目的である。
【００１３】このＡＣＣ回路が動作する直前に係数記憶
器２３の係数（係数データ）は初期値に設定する。本実
施例においては、係数の初期値は利得１倍に設定してい
る。この係数記憶器２３のビット幅はこのＡＣＣ回路の
利得幅と精度（色信号の振幅値を調整する精度）を決定
しており、本実施例においては１２ビットとしている。
即ち、係数記憶器２３の係数の値が（000001000000）の
ときには１倍の利得を色信号に与え、また（1111111111
11）のときには６３．９８４３７５倍の利得を色信号に
与える。また、最小の精度は１／６４＝０．０１５６２
５となる。映像信号を８ビット量子化した場合、色信号
は一般に６ビット以下であるため本実施例における係数
記憶器２３は上記のように設定した。係数の初期値設定
は初期収束動作の不安定さを避けるためであり、必要で
なければ省いてもよい。
器２３の係数（係数データ）は初期値に設定する。本実
施例においては、係数の初期値は利得１倍に設定してい
る。この係数記憶器２３のビット幅はこのＡＣＣ回路の
利得幅と精度（色信号の振幅値を調整する精度）を決定
しており、本実施例においては１２ビットとしている。
即ち、係数記憶器２３の係数の値が（000001000000）の
ときには１倍の利得を色信号に与え、また（1111111111
11）のときには６３．９８４３７５倍の利得を色信号に
与える。また、最小の精度は１／６４＝０．０１５６２
５となる。映像信号を８ビット量子化した場合、色信号
は一般に６ビット以下であるため本実施例における係数
記憶器２３は上記のように設定した。係数の初期値設定
は初期収束動作の不安定さを避けるためであり、必要で
なければ省いてもよい。
【００１４】そして、このＡＣＣ回路が動作した後、入
来する色信号に係数記憶器２３の値が乗算器１１によっ
て乗ぜられ、その結果が図１０（ｂ）に示すＡＣＣ制御
が施された信号として出力される。ここで、乗算器１１
は、図９にその一例を示すように、並列化により高速化
を図ったものが実用上適しており、係数記憶器２３から
遅延器２４を経た乗数を設定することによりテレビジョ
ン信号の水平方向のデータである全ての被乗数との乗算
が同時に行われる。その結果の出力値のバースト信号の
領域が、図１０（ｄ）に示すように、振幅検出器２１に
入力される。ここで、乗算を行う装置の１つとして、Te
xas Instruments,Inc.社によって開発されたSCAN LINE
VIDEO PROCESSOR （ＳＶＰ）が知られている。文献とし
ては、IEEE 1990 CUSTOM INTEGRATED CIRCUIT CONFEREN
CEで発表された「SVP:SIRIALVIDEO PROCESSOR,JIM CHIL
DERS ET.AL,17.3.1-17.3.4,MAY 13-16,1990」と、１９
９０年テレビジョン学会年次大会で発表された「汎用ビ
デオプロセッサによるＹ／Ｃ分離システム、湯上昌郁，
日本ビクター（株）、大原一浩，日本テキサス・インス
ツルメンツ（株）、４２７−４２８頁」が挙げられる。
来する色信号に係数記憶器２３の値が乗算器１１によっ
て乗ぜられ、その結果が図１０（ｂ）に示すＡＣＣ制御
が施された信号として出力される。ここで、乗算器１１
は、図９にその一例を示すように、並列化により高速化
を図ったものが実用上適しており、係数記憶器２３から
遅延器２４を経た乗数を設定することによりテレビジョ
ン信号の水平方向のデータである全ての被乗数との乗算
が同時に行われる。その結果の出力値のバースト信号の
領域が、図１０（ｄ）に示すように、振幅検出器２１に
入力される。ここで、乗算を行う装置の１つとして、Te
xas Instruments,Inc.社によって開発されたSCAN LINE
VIDEO PROCESSOR （ＳＶＰ）が知られている。文献とし
ては、IEEE 1990 CUSTOM INTEGRATED CIRCUIT CONFEREN
CEで発表された「SVP:SIRIALVIDEO PROCESSOR,JIM CHIL
DERS ET.AL,17.3.1-17.3.4,MAY 13-16,1990」と、１９
９０年テレビジョン学会年次大会で発表された「汎用ビ
デオプロセッサによるＹ／Ｃ分離システム、湯上昌郁，
日本ビクター（株）、大原一浩，日本テキサス・インス
ツルメンツ（株）、４２７−４２８頁」が挙げられる。
【００１５】次に、振幅検出器２１の構成及び動作につ
いて図２を用いて説明する。振幅検出器２１はバースト
データ選択回路２１１，絶対値回路２１２，制限回路２
１３，２乗和回路２１４，平方根回路２１５，水平加算
平均回路２１６より構成されている。乗算器１１より出
力する色信号はまずバーストデータ選択回路２１１に入
力する。このバーストデータ選択回路２１１にパルス状
の選択信号が入力すると、バーストデータ選択回路２１
１はその選択信号が入力した時のバースト信号（バース
トデータ）を選択して絶対値回路２１２に出力する。振
幅検出器２１においては、色信号（バースト信号を含
む）は図１１（ａ）に示すように、正，負の値を持つ信
号であるため、図１１（ｃ）に示すように、絶対値回路
２１２で処理し、さらに本実施例においては、大きさを
通常想定できる限度として６ビットに制限する制限回路
２１３に入力する。従って、６ビットを越える信号は異
常信号としてこの段階で制限される。
いて図２を用いて説明する。振幅検出器２１はバースト
データ選択回路２１１，絶対値回路２１２，制限回路２
１３，２乗和回路２１４，平方根回路２１５，水平加算
平均回路２１６より構成されている。乗算器１１より出
力する色信号はまずバーストデータ選択回路２１１に入
力する。このバーストデータ選択回路２１１にパルス状
の選択信号が入力すると、バーストデータ選択回路２１
１はその選択信号が入力した時のバースト信号（バース
トデータ）を選択して絶対値回路２１２に出力する。振
幅検出器２１においては、色信号（バースト信号を含
む）は図１１（ａ）に示すように、正，負の値を持つ信
号であるため、図１１（ｃ）に示すように、絶対値回路
２１２で処理し、さらに本実施例においては、大きさを
通常想定できる限度として６ビットに制限する制限回路
２１３に入力する。従って、６ビットを越える信号は異
常信号としてこの段階で制限される。
【００１６】そして、制限回路２１３より出力された信
号は２乗和回路２１４、さらに平方根回路２１５により
処理される。図１１（ａ）に示す信号はバースト部分が
正しくサンプリングされたものであるが、図１１（ｂ）
に示す信号はサンプリングクロックの位相がサブキャリ
アの位相とずれた場合のサンプリングデータである。こ
の図１１（ｂ）より明らかなように、サンプリングの位
相でバースト信号のピーク値が変化している。この影響
を避けるため、２乗和回路２１４によって隣接した２つ
のデータの値の２乗和をとり、さらに平方根回路２１５
により平方根をとるという処理を行っている。数式で説
明すると、例えばサブキャリアの４倍の周波数のクロッ
ク（４ｆｓｃクロック）でサンプリングされた場合、元
々のバースト信号の絶対値をＡとして隣接する２つのバ
ーストデータα，βは、 α＝Ａsin （ωｔ＋θ） …（１） β＝Ａcos （ωｔ＋θ） …（２） のように表すことができる。ここで、θはサブキャリア
とサンプリングクロック（４ｆｓｃクロック）との位相
ずれである。従って、絶対値Ａを求めるには（１），
（２）式より、 Ａ＝（α2 ＋β2 ）1/2 …（３） となる。この（３）式より計算した結果を図１１（ｄ）
に示している。
号は２乗和回路２１４、さらに平方根回路２１５により
処理される。図１１（ａ）に示す信号はバースト部分が
正しくサンプリングされたものであるが、図１１（ｂ）
に示す信号はサンプリングクロックの位相がサブキャリ
アの位相とずれた場合のサンプリングデータである。こ
の図１１（ｂ）より明らかなように、サンプリングの位
相でバースト信号のピーク値が変化している。この影響
を避けるため、２乗和回路２１４によって隣接した２つ
のデータの値の２乗和をとり、さらに平方根回路２１５
により平方根をとるという処理を行っている。数式で説
明すると、例えばサブキャリアの４倍の周波数のクロッ
ク（４ｆｓｃクロック）でサンプリングされた場合、元
々のバースト信号の絶対値をＡとして隣接する２つのバ
ーストデータα，βは、 α＝Ａsin （ωｔ＋θ） …（１） β＝Ａcos （ωｔ＋θ） …（２） のように表すことができる。ここで、θはサブキャリア
とサンプリングクロック（４ｆｓｃクロック）との位相
ずれである。従って、絶対値Ａを求めるには（１），
（２）式より、 Ａ＝（α2 ＋β2 ）1/2 …（３） となる。この（３）式より計算した結果を図１１（ｄ）
に示している。
【００１７】さらに、入力信号にはノイズが混入してい
ることが多いため、本実施例においては誤検出の影響を
少なくするため、平方根回路２１５より出力された信号
を水平加算平均回路２１６に入力して水平加算平均をと
っている。図１２（ａ）はノイズ等の混入によりバース
ト信号の振幅値がばらついた状態である。この図１２
（ａ）に示す信号をバースト信号内で水平加算平均（ａ
ｖ．）をとり、図１２（ｂ）に示すように振幅値をほぼ
一定としている。
ることが多いため、本実施例においては誤検出の影響を
少なくするため、平方根回路２１５より出力された信号
を水平加算平均回路２１６に入力して水平加算平均をと
っている。図１２（ａ）はノイズ等の混入によりバース
ト信号の振幅値がばらついた状態である。この図１２
（ａ）に示す信号をバースト信号内で水平加算平均（ａ
ｖ．）をとり、図１２（ｂ）に示すように振幅値をほぼ
一定としている。
【００１８】次に、係数生成器２２の構成及び動作につ
いて説明する。図３に示すように、係数生成器２２は、
減算器２２１，絶対値回路２２２，比較回路２２３，変
換回路２２４，加減算回路２２５，制限回路２２６より
構成されている。係数生成器２２は、上述のようにして
振幅検出器２１によって得たデータによって色信号を補
正すべきか否かを判定するものである。
いて説明する。図３に示すように、係数生成器２２は、
減算器２２１，絶対値回路２２２，比較回路２２３，変
換回路２２４，加減算回路２２５，制限回路２２６より
構成されている。係数生成器２２は、上述のようにして
振幅検出器２１によって得たデータによって色信号を補
正すべきか否かを判定するものである。
【００１９】振幅検出器２１中の水平加算平均回路２１
６より出力した信号（６ビット）は係数生成器２２中の
減算器２２１に入力する。減算器２２１には予め設定し
た振幅の基準値（ref.data）が入力されており、減算器
２２１は振幅検出器２１より出力した信号から基準値
（６ビット）を減算する。この結果、図１２（ｃ）に示
すように、誤差信号（７ビット）が得られる。この７ビ
ットの信号の内、正，負を表す最上位の１ビットは変換
回路２２４に入力される。そして、残りの６ビットが絶
対値回路２２２に入力されて絶対値がとられ、さらに、
比較回路２２３に入力される。比較回路２２３には比較
データ０（６ビット）が入力されており、入力する信号
と比較データ０とを比較して１ビットの信号を出力す
る。上記の正，負を表す１ビットの信号を最上位ビット
（ＭＳＢ）とし、比較回路２２３より出力される１ビッ
トの信号を最下位ビット（ＬＳＢ）とし、合わせて２ビ
ットの検出出力Ｑを得る。
６より出力した信号（６ビット）は係数生成器２２中の
減算器２２１に入力する。減算器２２１には予め設定し
た振幅の基準値（ref.data）が入力されており、減算器
２２１は振幅検出器２１より出力した信号から基準値
（６ビット）を減算する。この結果、図１２（ｃ）に示
すように、誤差信号（７ビット）が得られる。この７ビ
ットの信号の内、正，負を表す最上位の１ビットは変換
回路２２４に入力される。そして、残りの６ビットが絶
対値回路２２２に入力されて絶対値がとられ、さらに、
比較回路２２３に入力される。比較回路２２３には比較
データ０（６ビット）が入力されており、入力する信号
と比較データ０とを比較して１ビットの信号を出力す
る。上記の正，負を表す１ビットの信号を最上位ビット
（ＭＳＢ）とし、比較回路２２３より出力される１ビッ
トの信号を最下位ビット（ＬＳＢ）とし、合わせて２ビ
ットの検出出力Ｑを得る。
【００２０】そして、検出出力Ｑは変換回路２２４に入
力される。変換回路２２４は、図４に示すように、ＮＯ
Ｒ回路３１，インバータ３２，ＯＲ回路３３より構成さ
れている。ＮＯＲ回路３１の一方の入力端子には検出出
力ＱのＭＳＢが入力し、インバータ３２には検出出力Ｑ
のＬＳＢが入力しており、インバータ３２の出力がＮＯ
Ｒ回路３１の他方の入力端子に入力している。また、Ｏ
Ｒ回路３３の一方の入力端子には検出出力ＱのＭＳＢが
入力し、他方の入力端子には検出出力ＱのＬＳＢが入力
している。そして、ＮＯＲ回路３１の出力には変換出力
Ｑ′のＭＳＢが得られ、ＯＲ回路３３の出力には変換出
力Ｑ′のＬＳＢが得られる。変換回路２２４によって得
られた変換出力Ｑ′は振幅の基準値とバースト信号の振
幅値の大小関係を表す判別信号となる。即ち、減算器２
２１〜変換回路２２４は基準値とバースト信号の振幅値
の大小関係を表す判別信号を生成する判別信号生成回路
を構成している。そして、本実施例においては、変換出
力Ｑ′を２ビットの信号とし、基本的に分類される最小
限の状態を表す条件として、基準値より小さい（＜
０）、基準値と等しい（＝０）、基準値より大きい（＞
０）の３値に分類した。なお、変換回路２２４による検
出出力Ｑの変換出力Ｑ′への変換は表１に示す如くであ
る。
力される。変換回路２２４は、図４に示すように、ＮＯ
Ｒ回路３１，インバータ３２，ＯＲ回路３３より構成さ
れている。ＮＯＲ回路３１の一方の入力端子には検出出
力ＱのＭＳＢが入力し、インバータ３２には検出出力Ｑ
のＬＳＢが入力しており、インバータ３２の出力がＮＯ
Ｒ回路３１の他方の入力端子に入力している。また、Ｏ
Ｒ回路３３の一方の入力端子には検出出力ＱのＭＳＢが
入力し、他方の入力端子には検出出力ＱのＬＳＢが入力
している。そして、ＮＯＲ回路３１の出力には変換出力
Ｑ′のＭＳＢが得られ、ＯＲ回路３３の出力には変換出
力Ｑ′のＬＳＢが得られる。変換回路２２４によって得
られた変換出力Ｑ′は振幅の基準値とバースト信号の振
幅値の大小関係を表す判別信号となる。即ち、減算器２
２１〜変換回路２２４は基準値とバースト信号の振幅値
の大小関係を表す判別信号を生成する判別信号生成回路
を構成している。そして、本実施例においては、変換出
力Ｑ′を２ビットの信号とし、基本的に分類される最小
限の状態を表す条件として、基準値より小さい（＜
０）、基準値と等しい（＝０）、基準値より大きい（＞
０）の３値に分類した。なお、変換回路２２４による検
出出力Ｑの変換出力Ｑ′への変換は表１に示す如くであ
る。
【００２１】
【表１】
【００２２】この変換出力Ｑ′は２の補数形式で表現さ
れており、（０１）は＋１、（００）は０、（１１）は
−１をそれぞれ意味している。これらは３つの状態を補
正する記号であって必ずしも数値そのものを意味しなく
てもよい。変換回路２２４において重要なのは、振幅検
出器２１の出力の状態によって係数記憶器２３の値を制
御する複数の値を作り出すことにある。そして、変換出
力Ｑ′の値は係数制御器２６に入力され、係数制御器２
６より出力された値が加減算器２２５に入力されて係数
記憶器２３の値（係数データ）に加算される。係数制御
器２６の動作は後に詳述する。図１３（ａ），（ｂ）は
加減算器２２５による演算例を示している。本実施例に
おいては、加算は２の補数形式、即ち符号付きで行って
おり、変換出力Ｑ′が（１１）の場合は加減算器２２５
は減算器として作用する。図１３（ａ）において、加減
算器２２５には変換出力Ｑ′として（０１）が、係数記
憶器２３の係数データとして（000001000000）が入力し
ているので、加減算器２２５の出力は（000001000001）
となり、係数データを増加させている。図１３（ｂ）に
おいては、変換出力Ｑ′が（１１）であるので出力は
（000000111111）となり、係数データを減少させてい
る。なお、図中のｆ．ｐは小数点である。
れており、（０１）は＋１、（００）は０、（１１）は
−１をそれぞれ意味している。これらは３つの状態を補
正する記号であって必ずしも数値そのものを意味しなく
てもよい。変換回路２２４において重要なのは、振幅検
出器２１の出力の状態によって係数記憶器２３の値を制
御する複数の値を作り出すことにある。そして、変換出
力Ｑ′の値は係数制御器２６に入力され、係数制御器２
６より出力された値が加減算器２２５に入力されて係数
記憶器２３の値（係数データ）に加算される。係数制御
器２６の動作は後に詳述する。図１３（ａ），（ｂ）は
加減算器２２５による演算例を示している。本実施例に
おいては、加算は２の補数形式、即ち符号付きで行って
おり、変換出力Ｑ′が（１１）の場合は加減算器２２５
は減算器として作用する。図１３（ａ）において、加減
算器２２５には変換出力Ｑ′として（０１）が、係数記
憶器２３の係数データとして（000001000000）が入力し
ているので、加減算器２２５の出力は（000001000001）
となり、係数データを増加させている。図１３（ｂ）に
おいては、変換出力Ｑ′が（１１）であるので出力は
（000000111111）となり、係数データを減少させてい
る。なお、図中のｆ．ｐは小数点である。
【００２３】この結果得られた値は制限回路２２６を経
て係数記憶器２３に入力される。係数記憶器２３は、図
５に示すように、係数初期設定部２３１と係数記憶部２
３２より構成される（上記のように、係数初期設定部２
３１は必ずしも必要ない）。係数記憶器２３に入力した
値（係数データ）は係数記憶部２３２に保存される。そ
して、図１０に示すように、（ｅ）の係数データ（１ラ
イン遅延）を次に入来する（ｃ）の色信号データに乗
じ、（ｂ）のＡＣＣ制御された色信号を得る。さらに、
その結果から（ｄ）のバーストデータを得、再び（ｅ）
の如く係数記憶器２３の係数データが更新され続ける。
振幅検出器２１の出力が基準値と等しくなれば係数記憶
器２３の係数データは更新されない値、即ち０が加算さ
れる。再び振幅値が変動すればその値が基準値と等しく
なるよう追従を始める。
て係数記憶器２３に入力される。係数記憶器２３は、図
５に示すように、係数初期設定部２３１と係数記憶部２
３２より構成される（上記のように、係数初期設定部２
３１は必ずしも必要ない）。係数記憶器２３に入力した
値（係数データ）は係数記憶部２３２に保存される。そ
して、図１０に示すように、（ｅ）の係数データ（１ラ
イン遅延）を次に入来する（ｃ）の色信号データに乗
じ、（ｂ）のＡＣＣ制御された色信号を得る。さらに、
その結果から（ｄ）のバーストデータを得、再び（ｅ）
の如く係数記憶器２３の係数データが更新され続ける。
振幅検出器２１の出力が基準値と等しくなれば係数記憶
器２３の係数データは更新されない値、即ち０が加算さ
れる。再び振幅値が変動すればその値が基準値と等しく
なるよう追従を始める。
【００２４】次に、制限回路２２６の動作について説明
する。図１４（ａ）に示すように、係数記憶器２３の値
が最大値である（111111111111）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（０１）が入
力したとしても、制限回路２２６の動作によってそれ以
上の増加は行わず、（111111111111）のままとする。ま
た逆に、図１４（ｂ）に示すように、係数記憶器２３の
値が最小値である（000000000000）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（１１）が入
力したとしても、制限回路２２６の動作によってそれ以
下の減少は行わず、（000000000000）のままとする。図
１４（ｃ）にはこのような制限動作をする制限回路２２
６の特性を示している。
する。図１４（ａ）に示すように、係数記憶器２３の値
が最大値である（111111111111）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（０１）が入
力したとしても、制限回路２２６の動作によってそれ以
上の増加は行わず、（111111111111）のままとする。ま
た逆に、図１４（ｂ）に示すように、係数記憶器２３の
値が最小値である（000000000000）となって飽和した場
合、加減算器２２５に変換出力Ｑ′として（１１）が入
力したとしても、制限回路２２６の動作によってそれ以
下の減少は行わず、（000000000000）のままとする。図
１４（ｃ）にはこのような制限動作をする制限回路２２
６の特性を示している。
【００２５】さらに、図１中の遅延器２４について説明
する。このＡＣＣ回路の乗数が決定するまでには上述し
た過程を経るため時間が必要となる。この時間的ずれ
を、上記の如く求めた乗数を図１０に示すように次の水
平周期の入力色信号に乗ずるために補正するのが、遅延
器２４の作用である。本発明のデジタルＡＣＣ回路によ
れば、色信号の急激な変動に対しては反応しないように
思われるが、色信号の急激な変動要素はノイズである場
合が多いので、色信号の急激な変動に追随する必要はな
い。それゆえ、本発明のデジタルＡＣＣ回路は実用に際
して全く申し分のないものである。
する。このＡＣＣ回路の乗数が決定するまでには上述し
た過程を経るため時間が必要となる。この時間的ずれ
を、上記の如く求めた乗数を図１０に示すように次の水
平周期の入力色信号に乗ずるために補正するのが、遅延
器２４の作用である。本発明のデジタルＡＣＣ回路によ
れば、色信号の急激な変動に対しては反応しないように
思われるが、色信号の急激な変動要素はノイズである場
合が多いので、色信号の急激な変動に追随する必要はな
い。それゆえ、本発明のデジタルＡＣＣ回路は実用に際
して全く申し分のないものである。
【００２６】次に、選択回路２７が動作して振幅検出器
２５を選択した場合について説明する。選択回路２７が
動作して振幅検出器２５を選択した場合には、図１に示
す回路はデジタルクロマキラー回路として動作する。選
択回路２７が動作信号に従って振幅検出器２５側に接続
すると、それと同期して選択回路２８は入力色信号側に
接続し、スイッチ２９がオフする。振幅検出器２５は、
図６に示すように、バーストデータ選択回路２５１，絶
対値回路２５２，制限回路２５３，２乗和回路２５４，
平方根回路２５５，水平加算平均回路２５６より構成さ
れている。この振幅検出器２５は、振幅検出器２１と同
様の構成であり、同様の動作を行うものであるので、そ
の説明は省略する。係数制御器２６は、図７に示すよう
に、比較回路２６１，記憶装置２６２，制御回路２６３
より構成されている。ここで、選択回路２７に入力され
る動作信号、比較回路２６１及び図３中の変換回路２２
４の出力信号と、制御回路２６３の出力信号との関係を
表２に示す。
２５を選択した場合について説明する。選択回路２７が
動作して振幅検出器２５を選択した場合には、図１に示
す回路はデジタルクロマキラー回路として動作する。選
択回路２７が動作信号に従って振幅検出器２５側に接続
すると、それと同期して選択回路２８は入力色信号側に
接続し、スイッチ２９がオフする。振幅検出器２５は、
図６に示すように、バーストデータ選択回路２５１，絶
対値回路２５２，制限回路２５３，２乗和回路２５４，
平方根回路２５５，水平加算平均回路２５６より構成さ
れている。この振幅検出器２５は、振幅検出器２１と同
様の構成であり、同様の動作を行うものであるので、そ
の説明は省略する。係数制御器２６は、図７に示すよう
に、比較回路２６１，記憶装置２６２，制御回路２６３
より構成されている。ここで、選択回路２７に入力され
る動作信号、比較回路２６１及び図３中の変換回路２２
４の出力信号と、制御回路２６３の出力信号との関係を
表２に示す。
【００２７】
【表２】
【００２８】選択回路２７に入力される動作信号が選択
装置２７を振幅検出器２５側に接続する値、例えば
“１”である時、選択回路２７は入力色信号を振幅検出
器２５に供給する。振幅検出器２５より得た値は係数制
御器２６中の比較回路２６１によって、この比較回路２
６１に入力されるキラーレベル値（以下、単にキラーレ
ベルと記す）との比較を行う。この際、振幅検出器２５
からの値（振幅値）がキラーレベルより大きければ比較
回路２６１は値“０”を出力する。また、振幅検出器２
５からの値がキラーレベルより小さければ比較回路２６
１は値“１”を出力する。キラーレベルは予めキラーが
動作する必要な値に選んでおく。
装置２７を振幅検出器２５側に接続する値、例えば
“１”である時、選択回路２７は入力色信号を振幅検出
器２５に供給する。振幅検出器２５より得た値は係数制
御器２６中の比較回路２６１によって、この比較回路２
６１に入力されるキラーレベル値（以下、単にキラーレ
ベルと記す）との比較を行う。この際、振幅検出器２５
からの値（振幅値）がキラーレベルより大きければ比較
回路２６１は値“０”を出力する。また、振幅検出器２
５からの値がキラーレベルより小さければ比較回路２６
１は値“１”を出力する。キラーレベルは予めキラーが
動作する必要な値に選んでおく。
【００２９】そして、比較回路２６１の出力（判別値）
は記憶装置２６２に入力される。この記憶装置２６２の
内容の更新は選択回路２７が振幅検出器２５側に接続し
た時のみ可能であり、振幅検出器２５側から乗算器１１
側に切り換えた場合、その直前の値を保存したままとす
る。例えば、比較回路２６１の出力が“１”の時、即
ち、キラーレベルよりも水平加算平均回路２５６の値が
小さいと判定した時、この比較回路２６１の出力は記憶
装置２６２に入力されて記憶されると共に、制御回路２
６３に入力される。制御回路２６３は、図８に示すよう
に、ＯＲ回路４１，４２より構成されており、ＯＲ回路
４１には記憶装置２６２の出力と図３中の変換回路２２
４の出力Ｑ′のＬＳＢが入力され、ＯＲ回路４２には記
憶装置２６２の出力と図３中の変換回路２２４の出力
Ｑ′のＭＳＢが入力される。そして、制御回路２６３の
出力（ＭＳＢ，ＬＳＢ）が図３中の加減算器２２５に入
力される。
は記憶装置２６２に入力される。この記憶装置２６２の
内容の更新は選択回路２７が振幅検出器２５側に接続し
た時のみ可能であり、振幅検出器２５側から乗算器１１
側に切り換えた場合、その直前の値を保存したままとす
る。例えば、比較回路２６１の出力が“１”の時、即
ち、キラーレベルよりも水平加算平均回路２５６の値が
小さいと判定した時、この比較回路２６１の出力は記憶
装置２６２に入力されて記憶されると共に、制御回路２
６３に入力される。制御回路２６３は、図８に示すよう
に、ＯＲ回路４１，４２より構成されており、ＯＲ回路
４１には記憶装置２６２の出力と図３中の変換回路２２
４の出力Ｑ′のＬＳＢが入力され、ＯＲ回路４２には記
憶装置２６２の出力と図３中の変換回路２２４の出力
Ｑ′のＭＳＢが入力される。そして、制御回路２６３の
出力（ＭＳＢ，ＬＳＢ）が図３中の加減算器２２５に入
力される。
【００３０】 表２に示すように、比較回路２６１の出
力が“１”の時には、係数生成器２２中の変換回路２２
４の値がいかなる値であっても（１１）即ち−１へと変
換し、係数生成器２２中の加減算器２２５に入力する。
一例として、バースト信号がない時、振幅検出器２５か
らの値はキラーレベルより小さいので係数記憶器２３の
値は常に−１され続け、最終的に（０００００００００
０００）となり、これが入力される色信号に乗じられキ
ラーが働くのである。このように、選択回路２７が振幅
検出器２５を選択し、デジタルクロマキラー回路として
動作する場合には、図１において、乗算器１１，係数生
成器２２，係数記憶器２３，遅延器２４，振幅検出器２
５，係数制御器２６，選択回路２７がデジタルクロマキ
ラー回路を構成していることが分かる。
力が“１”の時には、係数生成器２２中の変換回路２２
４の値がいかなる値であっても（１１）即ち−１へと変
換し、係数生成器２２中の加減算器２２５に入力する。
一例として、バースト信号がない時、振幅検出器２５か
らの値はキラーレベルより小さいので係数記憶器２３の
値は常に−１され続け、最終的に（０００００００００
０００）となり、これが入力される色信号に乗じられキ
ラーが働くのである。このように、選択回路２７が振幅
検出器２５を選択し、デジタルクロマキラー回路として
動作する場合には、図１において、乗算器１１，係数生
成器２２，係数記憶器２３，遅延器２４，振幅検出器２
５，係数制御器２６，選択回路２７がデジタルクロマキ
ラー回路を構成していることが分かる。
【００３１】さらに、選択回路２７に入力される動作信
号が選択回路２７を乗算器１１側に接続する値、例えば
“０”である時、係数制御器２６中の記憶装置２６２の
値は変更されず動作信号が“０”になる直前の値を保持
する。従って、記憶装置２６２に“１”が記憶されたま
まであると、次に動作信号が“１”となった時に係数制
御器２６が働き、キラーレベルより大きな値がクロマキ
ラー制御装置を通過するまで係数記憶器２３の値は減り
続ける。従って、選択回路２７が乗算器１１側に接続し
ても係数制御器２６は動作を続けるのである。選択回路
２７は例えばソフトウェア制御装置により本発明の構成
を実現する場合、動作信号が“０”の時はＡＣＣ動作の
みを行い、動作信号が“１”の時キラー制御の判定を行
うといったように、時分割でソフトウェアループを切り
換え、異なる回路動作を実現するようにする場合に特に
効果があり、両方を常に動作させておく場合と比較して
効率的なアルゴリズムの運用を提供することができるの
である。
号が選択回路２７を乗算器１１側に接続する値、例えば
“０”である時、係数制御器２６中の記憶装置２６２の
値は変更されず動作信号が“０”になる直前の値を保持
する。従って、記憶装置２６２に“１”が記憶されたま
まであると、次に動作信号が“１”となった時に係数制
御器２６が働き、キラーレベルより大きな値がクロマキ
ラー制御装置を通過するまで係数記憶器２３の値は減り
続ける。従って、選択回路２７が乗算器１１側に接続し
ても係数制御器２６は動作を続けるのである。選択回路
２７は例えばソフトウェア制御装置により本発明の構成
を実現する場合、動作信号が“０”の時はＡＣＣ動作の
みを行い、動作信号が“１”の時キラー制御の判定を行
うといったように、時分割でソフトウェアループを切り
換え、異なる回路動作を実現するようにする場合に特に
効果があり、両方を常に動作させておく場合と比較して
効率的なアルゴリズムの運用を提供することができるの
である。
【００３２】なお、係数制御器２６を動作させてキラー
動作を行う場合、クロマキラー動作の有効動作期間がテ
レビジョン信号の有効画面外であってバースト信号を有
する期間に限られるように、選択回路２７を振幅検出器
２５側に接続させる。さらに、本実施例においては、自
然な構成とするため振幅検出器をＡＣＣ動作を行うため
の振幅検出器２１とクロマキラー動作を行うための振幅
検出器２５のように別々に設けたが、１つの振幅検出器
を共用することが可能であり、目的に応じて使い分ける
こともできる。即ち、乗算器１１の出力と入力するデジ
タル色信号とを選択的に振幅検出器に入力する選択回路
と、その振幅検出器の出力を係数生成器２２と係数制御
器２６とに選択的に入力する選択回路とを設ければ、１
つの振幅検出器で共用することができる。これらの選択
回路の切換は、ＡＣＣ動作とキラー動作とを切り換える
選択回路２７，２８及びスイッチ２９と連動させればよ
い。本発明のデジタルＡＣＣ回路及びデジタルクロマキ
ラー回路をハードウェアで構成する場合には、振幅検出
器は１つとしたほうがよく、ソフトウェアで構成する場
合には、本実施例のように別々に設けた方がよい。
動作を行う場合、クロマキラー動作の有効動作期間がテ
レビジョン信号の有効画面外であってバースト信号を有
する期間に限られるように、選択回路２７を振幅検出器
２５側に接続させる。さらに、本実施例においては、自
然な構成とするため振幅検出器をＡＣＣ動作を行うため
の振幅検出器２１とクロマキラー動作を行うための振幅
検出器２５のように別々に設けたが、１つの振幅検出器
を共用することが可能であり、目的に応じて使い分ける
こともできる。即ち、乗算器１１の出力と入力するデジ
タル色信号とを選択的に振幅検出器に入力する選択回路
と、その振幅検出器の出力を係数生成器２２と係数制御
器２６とに選択的に入力する選択回路とを設ければ、１
つの振幅検出器で共用することができる。これらの選択
回路の切換は、ＡＣＣ動作とキラー動作とを切り換える
選択回路２７，２８及びスイッチ２９と連動させればよ
い。本発明のデジタルＡＣＣ回路及びデジタルクロマキ
ラー回路をハードウェアで構成する場合には、振幅検出
器は１つとしたほうがよく、ソフトウェアで構成する場
合には、本実施例のように別々に設けた方がよい。
【００３３】
【発明の効果】以上詳細に説明したように、本発明のデ
ジタルＡＣＣ回路及びデジタルクロマキラー回路は上述
の如く構成されてなるので、色信号の振幅を自由に調整
することができ、また、ハードウェアの規模が大きくな
ってしまう原因であった除算器や垂直フィルタを用いる
必要がないので、簡易な構成でデジタルＡＣＣ機能を実
現することができると共に、このデジタルＡＣＣ回路は
デジタルクロマキラー回路としても動作するので自動的
にキラー動作を行うことができる。また、本発明のデジ
タルＡＣＣ回路は、色信号の急激な変動には追従しない
ので、急激にキラー動作が働くことはなく、従って、ノ
イズに対して優れた効果がある。さらに、ＡＣＣ制御と
キラー判定動作を任意に時分割で行うことができるの
で、ソフトウェア制御装置等で本発明のデジタルＡＣＣ
回路及びデジタルクロマキラー回路を構成する場合、効
率的なソフトウェアアルゴリズムを実現できる。
ジタルＡＣＣ回路及びデジタルクロマキラー回路は上述
の如く構成されてなるので、色信号の振幅を自由に調整
することができ、また、ハードウェアの規模が大きくな
ってしまう原因であった除算器や垂直フィルタを用いる
必要がないので、簡易な構成でデジタルＡＣＣ機能を実
現することができると共に、このデジタルＡＣＣ回路は
デジタルクロマキラー回路としても動作するので自動的
にキラー動作を行うことができる。また、本発明のデジ
タルＡＣＣ回路は、色信号の急激な変動には追従しない
ので、急激にキラー動作が働くことはなく、従って、ノ
イズに対して優れた効果がある。さらに、ＡＣＣ制御と
キラー判定動作を任意に時分割で行うことができるの
で、ソフトウェア制御装置等で本発明のデジタルＡＣＣ
回路及びデジタルクロマキラー回路を構成する場合、効
率的なソフトウェアアルゴリズムを実現できる。
【図１】本発明のデジタルＡＣＣ回路及びデジタルクロ
マキラー回路の一実施例の構成を示すブロック図であ
る。
マキラー回路の一実施例の構成を示すブロック図であ
る。
【図２】図１中の振幅検出器２１の具体的構成を示すブ
ロック図である。
ロック図である。
【図３】図１中の係数生成器２２の具体的構成を示すブ
ロック図である。
ロック図である。
【図４】図３中の変換回路２２４の具体的構成を示すブ
ロック図である。
ロック図である。
【図５】図１中の係数記憶器２３の具体的構成を示すブ
ロック図である。
ロック図である。
【図６】図１中の振幅検出器２５の具体的構成を示すブ
ロック図である。
ロック図である。
【図７】図１中の係数制御器２６の具体的構成を示すブ
ロック図である。
ロック図である。
【図８】図７中の制御回路２６３の具体的構成を示すブ
ロック図である。
ロック図である。
【図９】図１中の乗算器１１の一例を示すブロック図で
ある。
ある。
【図１０】本発明のデジタルＡＣＣ回路及びデジタルク
ロマキラー回路を説明するための波形図である。
ロマキラー回路を説明するための波形図である。
【図１１】本発明のデジタルＡＣＣ回路及びデジタルク
ロマキラー回路を説明するための図であって、図１中の
振幅検出器２１におけるバースト信号の処理過程を示す
図である。
ロマキラー回路を説明するための図であって、図１中の
振幅検出器２１におけるバースト信号の処理過程を示す
図である。
【図１２】本発明のデジタルＡＣＣ回路及びデジタルク
ロマキラー回路を説明するための図であって、（ａ），
（ｂ）は図１中の振幅検出器２１におけるバースト信号
の処理過程を、（ｃ）は図１中の係数生成器２２におけ
る演算動作を示す図である。
ロマキラー回路を説明するための図であって、（ａ），
（ｂ）は図１中の振幅検出器２１におけるバースト信号
の処理過程を、（ｃ）は図１中の係数生成器２２におけ
る演算動作を示す図である。
【図１３】本発明のデジタルＡＣＣ回路及びデジタルク
ロマキラー回路を説明するための図であって、図１中の
係数生成器２２と係数記憶器２３との演算を示す図であ
る。
ロマキラー回路を説明するための図であって、図１中の
係数生成器２２と係数記憶器２３との演算を示す図であ
る。
【図１４】本発明のデジタルＡＣＣ回路及びデジタルク
ロマキラー回路を説明するための図であって、（ａ），
（ｂ）は制限回路２２６の動作を、（ｃ）は制限回路２
２６の特性を示す図である。
ロマキラー回路を説明するための図であって、（ａ），
（ｂ）は制限回路２２６の動作を、（ｃ）は制限回路２
２６の特性を示す図である。
【図１５】キラー回路を備えた従来のデジタルＡＣＣ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１６】デジタルテレビジョン受像機の構成を示すブ
ロック図である。
ロック図である。
【符号の説明】 １１ 乗算器 ２１，２５ 振幅検出器 ２２ 係数生成器 ２３ 係数記憶器 ２４ 遅延器 ２６ 係数制御器 ２７，２８ 選択回路 ２９ スイッチ ２１１，２５１ バーストデータ選択回路 ２１２，２２２，２５２ 絶対値回路 ２１３，２２６，２５３ 制限回路 ２１４，２５４ ２乗和回路 ２１５，２５５ 平方根回路 ２１６，２５６ 水平加算平均回路 ２２１ 減算器 ２２３，２６１ 比較回路 ２２４ 変換回路 ２２５ 加減算回路 ２３１ 係数初期設定部 ２３２ 係数記憶部 ２６２ 記憶装置 ２６３ 制御回路 ３１ ＮＯＲ回路 ３２ インバータ ３３，４１，４２ ＯＲ回路
フロントページの続き (56)参考文献 特開 昭60−3294（ＪＰ，Ａ) 特開 昭64−29081（ＪＰ，Ａ) 特開 昭62−268288（ＪＰ，Ａ) 特開 昭60−4395（ＪＰ，Ａ) 特開 昭60−160288（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/68 102 H04N 9/70
Claims (6)
- 【請求項１】 （ａ）入力するデジタル色信号に第１の係
数を乗じて出力する乗算器と、 （ｂ）前記乗算器より出力された色信号の振幅値を検出
する第１の振幅検出器と、 （ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、 （ｄ）前記係数生成器より出力された前記第１の係数か
らなる信号を遅延して前記乗算器に供給する遅延器と、 （ｅ）前記第２の係数を前記第１の係数へと更新記憶す
る係数記憶器と、 （ｆ）前記入力するデジタル色信号の振幅値を検出する
第２の振幅検出器と、 （ｇ）前記第２の振幅検出器で検出された振幅値とキラ
ーレベル値とを比較し、その振幅値と前記キラーレベル
値との大小関係に応じて、前記第１の係数を減じるため
の第１の判別値と前記第１の係数を変更させない第２の
判別値とを出力する比較回路と、前記比較回路より出力
された判別値を記憶する記憶装置と、前記記憶装置に記
憶された判別値と前記第１の係数とを合成することによ
って、その判別値が前記第１の判別値であれば前記第１
の係数を順次減じ、その判別値が前記第２の判別値であ
れば前記第１の係数を変更させないよう制御する制御回
路とを有する係数制御器と、 （ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と、前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルＡＣＣ回路。 - 【請求項２】 前記振幅検出器は、 前記バースト信号のある一部分を選択して出力するバー
ストデータ選択回路と、 前記バーストデータ選択回路の出力の絶対値を求める絶
対値回路と、 前記絶対値回路の出力の隣接した２つの値をそれぞれ２
乗して和をとって出力する２乗和回路と、 前記２乗和回路の出力の平方根をとって出力する平方根
回路と、 前記平方根回路の出力の水平加算平均をとって出力する
水平加算平均回路とを有して構成されることを特徴とす
る請求項１記載のデジタルＡＣＣ回路。 - 【請求項３】 前記係数生成器は、 前記乗算器より出力された色信号の振幅値と基準となる
振幅値とを比較し、その基準となる振幅値より小さい
時、係数を増大させるための値を生成し、その基準とな
る振幅値と等しい時、係数を変更させない値を生成し、
その基準となる振幅値より大きい時、係数を減少させる
ための値を生成する生成回路と、 前記生成回路によって得られた値と前記第２の係数とを
加減算することにより前記第１の係数を生成する加減算
回路と、 前記加減算回路の出力が前記係数記憶器のビット幅を越
えないように制限する制限回路とを有して構成されるこ
とを特徴とする請求項１または２に記載のデジタルＡＣ
Ｃ回路。 - 【請求項４】 （ａ）入力するデジタル色信号に第１の係
数を乗じて出力する乗算器と、 （ｂ）前記乗算器より出力された色信号の振幅値を検出
する第１の振幅検出器と、 （ｃ）前記色信号の振幅値と第２の係数とによって、前
記第１の係数を生成する係数生成器と、 （ｄ）前記係数生成器より出力された前記第１の係数か
らなる信号を遅延して前記乗算器に供給する遅延器と、 （ｅ）前記第２の係数を前記第１の係数へと更新記憶す
る係数記憶器と、 （ｆ）前記入力するデジタル色信号の振幅値を検出する
第２の振幅検出器と、 （ｇ）前記第２の振幅検出器で検出された振幅値とキラ
ーレベル値とを比較し、その振幅値と前記キラーレベル
値との大小関係に応じて、前記第１の係数を減 じるため
の第１の判別値と前記第１の係数を変更させない第２の
判別値とを出力する比較回路と、前記比較回路より出力
された判別値を記憶する記憶装置と、前記記憶装置に記
憶された判別値と前記第１の係数とを合成することによ
って、その判別値が前記第１の判別値であれば前記第１
の係数を順次減じ、その判別値が前記第２の判別値であ
れば前記第１の係数を変更させないよう制御する制御回
路とを有する係数制御器と、 （ｈ）前記乗算器によって前記入力するデジタル色信号
に前記第１の係数を乗じることにより、デジタル色信号
の振幅値を一定に保つ動作と、前記係数制御器による前
記第１の係数を減じる制御によって前記第１の係数を０
とし、前記乗算器によって前記入力するデジタル色信号
に０を乗じることにより、デジタル色信号の振幅値を０
とする動作とを選択する選択手段とを有して構成される
ことを特徴とするデジタルクロマキラー回路。 - 【請求項５】 前記記憶装置は、前記選択回路が前記振幅
検出器を選択した時のみ記憶内容を更新するよう構成し
たことを特徴とする請求項４記載のデジタルクロマキラ
ー回路。 - 【請求項６】 前記選択回路は、テレビジョン信号の各フ
ィールド内において、前記第１の振幅検出器による前記
乗算器より出力された色信号の振幅値の検出動作と、前
記第２の振幅検出器による前記入力するデジタル色信号
の振幅値の検出動作とのいずれか一方を時分割で選択す
るよう構成したことを特徴とする請求項４または５に記
載のデジタルクロマキラー回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04087900A JP3038077B2 (ja) | 1992-03-11 | 1992-03-11 | デジタルａｃｃ回路及びデジタルクロマキラー回路 |
| US08/029,084 US5452016A (en) | 1992-03-11 | 1993-03-10 | Combined digital color control and chroma killer device |
| US08/473,842 US5654769A (en) | 1992-03-11 | 1995-06-07 | Digital color control and chroma killer device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04087900A JP3038077B2 (ja) | 1992-03-11 | 1992-03-11 | デジタルａｃｃ回路及びデジタルクロマキラー回路 |
| US08/473,842 US5654769A (en) | 1992-03-11 | 1995-06-07 | Digital color control and chroma killer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260505A JPH05260505A (ja) | 1993-10-08 |
| JP3038077B2 true JP3038077B2 (ja) | 2000-05-08 |
Family
ID=26429131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04087900A Expired - Fee Related JP3038077B2 (ja) | 1992-03-11 | 1992-03-11 | デジタルａｃｃ回路及びデジタルクロマキラー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5452016A (ja) |
| JP (1) | JP3038077B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06327028A (ja) * | 1993-03-17 | 1994-11-25 | Sanyo Electric Co Ltd | カラーバースト信号を利用する調整回路 |
| KR970010397B1 (ko) * | 1994-10-24 | 1997-06-25 | 엘지전자 주식회사 | 티브이의 색신호 처리 장치 |
| US5786865A (en) * | 1996-06-28 | 1998-07-28 | Zilog, Inc. | Apparatus and method for digital amplitude and phase detection |
| US6088066A (en) * | 1998-03-13 | 2000-07-11 | Westerman; Larry Alan | System for temporarily displaying monochrome images on a color display |
| US7424678B2 (en) | 1999-09-16 | 2008-09-09 | Sharp Laboratories Of America, Inc. | Audiovisual information management system with advertising |
| US8028314B1 (en) | 2000-05-26 | 2011-09-27 | Sharp Laboratories Of America, Inc. | Audiovisual information management system |
| US8020183B2 (en) | 2000-09-14 | 2011-09-13 | Sharp Laboratories Of America, Inc. | Audiovisual management system |
| US6947099B2 (en) * | 2000-12-21 | 2005-09-20 | Thomson Licensing | Automatic chroma control circuit with controlled saturation reduction |
| US20030038796A1 (en) * | 2001-02-15 | 2003-02-27 | Van Beek Petrus J.L. | Segmentation metadata for audio-visual content |
| US7904814B2 (en) | 2001-04-19 | 2011-03-08 | Sharp Laboratories Of America, Inc. | System for presenting audio-video content |
| US7499077B2 (en) | 2001-06-04 | 2009-03-03 | Sharp Laboratories Of America, Inc. | Summarization of football video content |
| US7143354B2 (en) | 2001-06-04 | 2006-11-28 | Sharp Laboratories Of America, Inc. | Summarization of baseball video content |
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