JPH05335594A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05335594A JPH05335594A JP13482292A JP13482292A JPH05335594A JP H05335594 A JPH05335594 A JP H05335594A JP 13482292 A JP13482292 A JP 13482292A JP 13482292 A JP13482292 A JP 13482292A JP H05335594 A JPH05335594 A JP H05335594A
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Abstract
(57)【要約】
【目的】 アハロノフ−ボーム効果を利用した量子干渉
トランジスタ等の半導体装置に関し、電子が非弾性散乱
を受けることなく、十分な電子波の干渉を生じさせるこ
とを目的とする。 【構成】 平坦面１ｂとその両側の傾斜面１ａからなる
段差基板１上に、ｎ型の第１の化合物半導体層２を形成
し、その上にこのｎ型の化合物半導体層２よりもエネル
ギーギャップが小さい第２の化合物半導体層３を形成
し、その上にこの第２の化合物半導体層３よりもエネル
ギーギャップが大きいｎ型の第３の化合物半導体層４を
形成し、第２の化合物半導体層３の傾斜面に幅が狭い量
子井戸を形成し、平坦面に幅が広い量子井戸を形成し
て、チャネル数が異なる二つの量子井戸を連続して形成
し、この第２の化合物半導体層３の両端にソース電極７
とドレイン電極８を形成し、第３の化合物半導体層４の
平坦面の上にゲート電極９を形成する。
トランジスタ等の半導体装置に関し、電子が非弾性散乱
を受けることなく、十分な電子波の干渉を生じさせるこ
とを目的とする。 【構成】 平坦面１ｂとその両側の傾斜面１ａからなる
段差基板１上に、ｎ型の第１の化合物半導体層２を形成
し、その上にこのｎ型の化合物半導体層２よりもエネル
ギーギャップが小さい第２の化合物半導体層３を形成
し、その上にこの第２の化合物半導体層３よりもエネル
ギーギャップが大きいｎ型の第３の化合物半導体層４を
形成し、第２の化合物半導体層３の傾斜面に幅が狭い量
子井戸を形成し、平坦面に幅が広い量子井戸を形成し
て、チャネル数が異なる二つの量子井戸を連続して形成
し、この第２の化合物半導体層３の両端にソース電極７
とドレイン電極８を形成し、第３の化合物半導体層４の
平坦面の上にゲート電極９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、アハロノフ−ボーム効
果（Ａｈａｒｏｎｏｖ−Ｂｏｈｍ効果、以下ＡＢ効果と
略称することがある）を利用した量子干渉トランジスタ
等の半導体装置およびその製造方法に関する。
果（Ａｈａｒｏｎｏｖ−Ｂｏｈｍ効果、以下ＡＢ効果と
略称することがある）を利用した量子干渉トランジスタ
等の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、電子計算機等の電子機器の機能の
高度化に伴い、高速半導体装置の出現が強く望まれてい
る。そして、この要望に応える半導体装置の一つとし
て、電子の量子力学的な波の性質を利用し、その量子力
学的な干渉効果を用いた極めて高速の量子干渉トランジ
スタが提案されている。
高度化に伴い、高速半導体装置の出現が強く望まれてい
る。そして、この要望に応える半導体装置の一つとし
て、電子の量子力学的な波の性質を利用し、その量子力
学的な干渉効果を用いた極めて高速の量子干渉トランジ
スタが提案されている。
【０００３】この量子干渉トランジスタにおいては、電
子の波としての性質により、２つのチャネルを通過した
電子が電場や磁場の影響を受け、互いに位相差が生じて
干渉し合う際に、量子力学的な干渉効果としてＡＢ効果
が現れる。
子の波としての性質により、２つのチャネルを通過した
電子が電場や磁場の影響を受け、互いに位相差が生じて
干渉し合う際に、量子力学的な干渉効果としてＡＢ効果
が現れる。
【０００４】このＡＢ効果を用いた典型的な量子干渉ト
ランジスタの一つとして、ＧａＡｓ／ＡｌＧａＡｓヘテ
ロ構造における２次元電子ガスの走行に伴う電子の波の
量子力学的な干渉効果を利用した高速かつ低消費電力の
量子干渉トランジスタが提案されている。
ランジスタの一つとして、ＧａＡｓ／ＡｌＧａＡｓヘテ
ロ構造における２次元電子ガスの走行に伴う電子の波の
量子力学的な干渉効果を利用した高速かつ低消費電力の
量子干渉トランジスタが提案されている。
【０００５】図８は、従来の量子干渉トランジスタの構
成説明図である。この図において、６１はバッファ層、
６２はＧａＡｓチャネル層、６３はｎ型ＡｌＧａＡｓ電
子供給層、６４は２次元電子、６５はゲート電極、６６
はソース電極、６７はドレイン電極である。
成説明図である。この図において、６１はバッファ層、
６２はＧａＡｓチャネル層、６３はｎ型ＡｌＧａＡｓ電
子供給層、６４は２次元電子、６５はゲート電極、６６
はソース電極、６７はドレイン電極である。
【０００６】従来のアハロノフ−ボーム効果を用いた量
子干渉トランジスタの一例においては、バッファ層６１
の上には、ヘテロ構造を有するＧａＡｓチャネル層６２
およびｎ型ＡｌＧａＡｓ電子供給層６３が設けられてい
る。そして、このＧａＡｓチャネル層６２には、キャリ
アとなる２次元電子６４が誘起されている。
子干渉トランジスタの一例においては、バッファ層６１
の上には、ヘテロ構造を有するＧａＡｓチャネル層６２
およびｎ型ＡｌＧａＡｓ電子供給層６３が設けられてい
る。そして、このＧａＡｓチャネル層６２には、キャリ
アとなる２次元電子６４が誘起されている。
【０００７】そして、これらのＧａＡｓチャネル層６２
およびｎ型ＡｌＧａＡｓ電子供給層６３は、中間がドー
ナツ状にくり抜かれてリングを形成して、二次元電子が
走行するパスを２つに分岐している。また、２つに分岐
されたＧａＡｓチャネル層６２およびｎ型ＡｌＧａＡｓ
電子供給層６３の一方のパスの上方には、ゲート電極６
５が設けられ、さらに、リング状のパスを有するＧａＡ
ｓチャネル層６２を間に挟んで、ソース電極６６および
ドレイン電極６７が設けられている。
およびｎ型ＡｌＧａＡｓ電子供給層６３は、中間がドー
ナツ状にくり抜かれてリングを形成して、二次元電子が
走行するパスを２つに分岐している。また、２つに分岐
されたＧａＡｓチャネル層６２およびｎ型ＡｌＧａＡｓ
電子供給層６３の一方のパスの上方には、ゲート電極６
５が設けられ、さらに、リング状のパスを有するＧａＡ
ｓチャネル層６２を間に挟んで、ソース電極６６および
ドレイン電極６７が設けられている。
【０００８】いま、このゲート電極６５に電圧を印加す
ると、この電圧が印加された方のパスを通る電子波の位
相が変化し、その結果として２つのパスを通過した電子
波間に位相差が生じて電子波の干渉効果が起こる。
ると、この電圧が印加された方のパスを通る電子波の位
相が変化し、その結果として２つのパスを通過した電子
波間に位相差が生じて電子波の干渉効果が起こる。
【０００９】そしてこの電子波の位相差はゲート電極６
５に印加される電圧に依存するため、ゲート電極６５の
印加電圧の変化によってドレイン電流の変調を実現する
ことができる。
５に印加される電圧に依存するため、ゲート電極６５の
印加電圧の変化によってドレイン電流の変調を実現する
ことができる。
【００１０】上記の量子干渉トランジスタを製造する方
法としては、電子ビーム（ＥＢ）露光法等のリソグラフ
ィー技術によって、二次元電子の走行するパスとなるリ
ングを形成する方法が挙げられるが、リソグラフィー技
術によって製造したリングには形状の揺らぎが生じるた
め、電子はパス内で散乱され良好な干渉効果は得られな
い。したがって、この干渉効果によるドレイン電流の変
調は、極めて小さいものになってしまう。
法としては、電子ビーム（ＥＢ）露光法等のリソグラフ
ィー技術によって、二次元電子の走行するパスとなるリ
ングを形成する方法が挙げられるが、リソグラフィー技
術によって製造したリングには形状の揺らぎが生じるた
め、電子はパス内で散乱され良好な干渉効果は得られな
い。したがって、この干渉効果によるドレイン電流の変
調は、極めて小さいものになってしまう。
【００１１】このような形状の揺らぎは、主としてリソ
グラフィー技術の未熟さに原因があるが、このような形
状の揺らぎのない量子干渉トランジスタを製造する方法
として、現在１原子層の精度でも十分に制御できる結晶
成長技術とイオン注入技術を用いて実効的にリング構造
を製造する方法が提案されている（特願平３−２６４２
６号明細書参照）。
グラフィー技術の未熟さに原因があるが、このような形
状の揺らぎのない量子干渉トランジスタを製造する方法
として、現在１原子層の精度でも十分に制御できる結晶
成長技術とイオン注入技術を用いて実効的にリング構造
を製造する方法が提案されている（特願平３−２６４２
６号明細書参照）。
【００１２】図９は、先に提案された量子干渉トランジ
スタ（I ）の構成説明図である。この図において、７１
は第１の半導体層、７２は第２の半導体層、７３は第３
の半導体層、７４はソース領域、７５はドレイン領域、
７６はソース電極、７７はドレイン電極、７８はゲート
電極である。
スタ（I ）の構成説明図である。この図において、７１
は第１の半導体層、７２は第２の半導体層、７３は第３
の半導体層、７４はソース領域、７５はドレイン領域、
７６はソース電極、７７はドレイン電極、７８はゲート
電極である。
【００１３】この量子干渉トランジスタにおいては、第
１の半導体層７１の上に第２の半導体層７２と第３の半
導体層７３が積層されている。この第２の半導体層７２
は、第１の半導体層７１および第３の半導体層７３より
も電子親和力が大きく、かつ、エネルギーギャップが小
さいため、ダブルヘテロ構造を構成している。また、第
１の半導体層７１および第３の半導体層７３はｎ型にド
ーピングされているため、第２の半導体層７２には電子
が誘起され、第２の半導体層７２には２次元電子が走行
するチャネルが形成されている。
１の半導体層７１の上に第２の半導体層７２と第３の半
導体層７３が積層されている。この第２の半導体層７２
は、第１の半導体層７１および第３の半導体層７３より
も電子親和力が大きく、かつ、エネルギーギャップが小
さいため、ダブルヘテロ構造を構成している。また、第
１の半導体層７１および第３の半導体層７３はｎ型にド
ーピングされているため、第２の半導体層７２には電子
が誘起され、第２の半導体層７２には２次元電子が走行
するチャネルが形成されている。
【００１４】また、第２の半導体層７２の両側には、ソ
ース領域７６とドレイン領域７７とが相対して形成され
ている。そして、これらソース領域７４およびドレイン
領域７５の上には、それぞれソース電極７６およびドレ
イン電極７７が形成されている。
ース領域７６とドレイン領域７７とが相対して形成され
ている。そして、これらソース領域７４およびドレイン
領域７５の上には、それぞれソース電極７６およびドレ
イン電極７７が形成されている。
【００１５】さらに、これらソース領域７４およびドレ
イン領域７７に挟まれた第２の半導体層７２の中央部の
上方の第３の半導体層７３の上には、ゲート電極７８が
形成され、第２の半導体層７２に流れるドレイン電流を
制御している。そして、図中の矢印が示すように、第２
の半導体層７２に形成された２次元電子からなるチャネ
ルが、その中央部において第１の半導体層７２側の界面
近傍と第３の半導体層７３の側の界面近傍とに２分割さ
れることがこの量子干渉トランジスタの特徴である。
イン領域７７に挟まれた第２の半導体層７２の中央部の
上方の第３の半導体層７３の上には、ゲート電極７８が
形成され、第２の半導体層７２に流れるドレイン電流を
制御している。そして、図中の矢印が示すように、第２
の半導体層７２に形成された２次元電子からなるチャネ
ルが、その中央部において第１の半導体層７２側の界面
近傍と第３の半導体層７３の側の界面近傍とに２分割さ
れることがこの量子干渉トランジスタの特徴である。
【００１６】この量子干渉トランジスタにおいて、第２
の半導体層７２に形成された２次元電子からなるチャネ
ルを、その中央部で第１の半導体層７１側の界面近傍と
第３の半導体層７３の側の界面近傍とに２分割する手段
として、つぎの３つの構造が挙げられる。
の半導体層７２に形成された２次元電子からなるチャネ
ルを、その中央部で第１の半導体層７１側の界面近傍と
第３の半導体層７３の側の界面近傍とに２分割する手段
として、つぎの３つの構造が挙げられる。
【００１７】〔第２の半導体層のチャネルを２分割する
第１の構造〕図１０（Ａ）〜（Ｃ）は、先に提案された
量子干渉トランジスタ（II) の構成説明図である。この
図において、８１は第１の半導体層、８２は第２の半導
体層、８３は第３の半導体層、８４はソース領域、８５
はドレイン領域、８６はソース電極、８７はドレイン電
極、８８はゲート電極、Ｅc は伝導帯下端、Ｅf はフェ
ルミ準位、Ｅ0 ，Ｅ1 は電子の二次元サブバンド、
Ｄ1 ，Ｄ2 ，Ｄ3 は電子の確率密度分布である。
第１の構造〕図１０（Ａ）〜（Ｃ）は、先に提案された
量子干渉トランジスタ（II) の構成説明図である。この
図において、８１は第１の半導体層、８２は第２の半導
体層、８３は第３の半導体層、８４はソース領域、８５
はドレイン領域、８６はソース電極、８７はドレイン電
極、８８はゲート電極、Ｅc は伝導帯下端、Ｅf はフェ
ルミ準位、Ｅ0 ，Ｅ1 は電子の二次元サブバンド、
Ｄ1 ，Ｄ2 ，Ｄ3 は電子の確率密度分布である。
【００１８】この量子干渉トランジスタにおいては、図
１０（Ａ）に示されているように、第１の半導体層８１
の上に第２の半導体層８２と第３の半導体層８３が積層
され、ソース領域８４およびドレイン領域８５に挟まれ
た第２の半導体層８２の中央部８２ｂの層厚が、第２の
半導体層８２のソース領域８４の近傍およびドレイン領
域８５の近傍８２a における層厚より厚くなっている。
１０（Ａ）に示されているように、第１の半導体層８１
の上に第２の半導体層８２と第３の半導体層８３が積層
され、ソース領域８４およびドレイン領域８５に挟まれ
た第２の半導体層８２の中央部８２ｂの層厚が、第２の
半導体層８２のソース領域８４の近傍およびドレイン領
域８５の近傍８２a における層厚より厚くなっている。
【００１９】また、第２の半導体層８２の両側には、ソ
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、さらに、これらソース領域８４およびドレイン領
域８５に挟まれた第２の半導体層８２の厚い中央部の上
方の第３の半導体層８３の上には、ゲート電極８８が形
成され、第２の半導体層８２に流れるドレイン電流を制
御している。
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、さらに、これらソース領域８４およびドレイン領
域８５に挟まれた第２の半導体層８２の厚い中央部の上
方の第３の半導体層８３の上には、ゲート電極８８が形
成され、第２の半導体層８２に流れるドレイン電流を制
御している。
【００２０】そしてこのとき第２の半導体層８２のソー
ス領域の近傍８２ａのＸＸ’線における断面のエネルギ
ーバンド図は図１０（Ｂ）に、また、中央部８２ｂのＹ
Ｙ’線における断面のエネルギーバンド図は図８（Ｃ）
に示されている。
ス領域の近傍８２ａのＸＸ’線における断面のエネルギ
ーバンド図は図１０（Ｂ）に、また、中央部８２ｂのＹ
Ｙ’線における断面のエネルギーバンド図は図８（Ｃ）
に示されている。
【００２１】この図１０（Ｂ）に示されているように、
ソース領域８４の近傍８２ａにおいては、第２の半導体
層８２の層厚が十分に薄く、したがってこの領域８２ａ
によって形成される量子井戸の幅が十分に狭いため、第
２の半導体層８２の伝導帯下端Ｅc の曲がりは小さく、
第２の半導体層８２の全体にわたって電子の２次元サブ
バンドＥ0 がフェルミ準位Ｅf の下に形成される。この
場合、電子の確率密度分布は図示されているように、第
２の半導体層８２の中央に集中する。
ソース領域８４の近傍８２ａにおいては、第２の半導体
層８２の層厚が十分に薄く、したがってこの領域８２ａ
によって形成される量子井戸の幅が十分に狭いため、第
２の半導体層８２の伝導帯下端Ｅc の曲がりは小さく、
第２の半導体層８２の全体にわたって電子の２次元サブ
バンドＥ0 がフェルミ準位Ｅf の下に形成される。この
場合、電子の確率密度分布は図示されているように、第
２の半導体層８２の中央に集中する。
【００２２】また、図１０（Ｃ）に示されているよう
に、ゲート電極８８の下方の中央部８２ｂにおいては、
第２の半導体層８２の層厚が相対的に厚く、従って第２
の半導体層８２によって形成される量子井戸の幅が相対
的に広くなっているため、第２の半導体層８２の伝導帯
下端Ｅc の曲がりは大きくなり、第１の半導体層８１側
の界面近傍と第３の半導体層８３側の界面近傍との２か
所において、電子の１次元サブバンドＥ0 およびＥ1 が
フェルミ準位Ｅf の下に形成される。
に、ゲート電極８８の下方の中央部８２ｂにおいては、
第２の半導体層８２の層厚が相対的に厚く、従って第２
の半導体層８２によって形成される量子井戸の幅が相対
的に広くなっているため、第２の半導体層８２の伝導帯
下端Ｅc の曲がりは大きくなり、第１の半導体層８１側
の界面近傍と第３の半導体層８３側の界面近傍との２か
所において、電子の１次元サブバンドＥ0 およびＥ1 が
フェルミ準位Ｅf の下に形成される。
【００２３】従って電子の確率分布は、これら第１の半
導体層８１側の界面近傍と第３の半導体層８３側の界面
近傍の２か所に別れて局在する。こうして、第２の半導
体層８２における２次元電子からなるチャネルが、ゲー
ト電極８８下方の中央部において２分割される。
導体層８１側の界面近傍と第３の半導体層８３側の界面
近傍の２か所に別れて局在する。こうして、第２の半導
体層８２における２次元電子からなるチャネルが、ゲー
ト電極８８下方の中央部において２分割される。
【００２４】〔第２の半導体層のチャネルを２分割する
第２の構造〕図１１（Ａ）〜（Ｃ）は、先に提案された
量子干渉トランジスタ（III)の構成説明図である。この
図における符号は、８９，９０がｎ+ 型不純物領域であ
るほかは図１０において同符号を付して説明したもので
ある。
第２の構造〕図１１（Ａ）〜（Ｃ）は、先に提案された
量子干渉トランジスタ（III)の構成説明図である。この
図における符号は、８９，９０がｎ+ 型不純物領域であ
るほかは図１０において同符号を付して説明したもので
ある。
【００２５】この量子干渉トランジスタにおいては、図
１１（Ａ）に示されているように、第１の半導体層８１
の上に第２の半導体層８２と第３の半導体層８３が積層
され、第２の半導体層８２の中央部に隣接する第１の半
導体層８１および第３の半導体層８３に、それぞれｎ+
型不純物領域８９，９０が形成されている。
１１（Ａ）に示されているように、第１の半導体層８１
の上に第２の半導体層８２と第３の半導体層８３が積層
され、第２の半導体層８２の中央部に隣接する第１の半
導体層８１および第３の半導体層８３に、それぞれｎ+
型不純物領域８９，９０が形成されている。
【００２６】また、第２の半導体層８２の両側には、ソ
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、さらに、これらソース領域８４およびドレイン領
域８５に挟まれた第２の半導体層８２の厚い中央部の上
方の第３の半導体層８３の上には、ゲート電極８８が形
成され、第２の半導体層８２に流れるドレイン電流を制
御している。
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、さらに、これらソース領域８４およびドレイン領
域８５に挟まれた第２の半導体層８２の厚い中央部の上
方の第３の半導体層８３の上には、ゲート電極８８が形
成され、第２の半導体層８２に流れるドレイン電流を制
御している。
【００２７】そして図１１（Ｂ）は第２の半導体層８２
のソース領域８４近傍のＸＸ’線における断面のエネル
ギーバンド図を、図１１（Ｃ）は中央部のＹＹ’線にお
ける断面のエネルギーバンド図を示している。
のソース領域８４近傍のＸＸ’線における断面のエネル
ギーバンド図を、図１１（Ｃ）は中央部のＹＹ’線にお
ける断面のエネルギーバンド図を示している。
【００２８】ソース領域８４の近傍ＸＸ’においては、
図１１（Ｂ）にみられるように第１の半導体層８１と第
３の半導体層８３のｎ型キャリア濃度が低いため、第２
の半導体層８２の伝導帯下端Ｅc の曲がりは小さく、第
２の半導体層８２の全体にわたって電子の２次元サブバ
ンドＥ0 がフェルミ準位Ｅf の下に形成され、電子の確
率密度分布は第２の半導体層８２の中央に集中する。
図１１（Ｂ）にみられるように第１の半導体層８１と第
３の半導体層８３のｎ型キャリア濃度が低いため、第２
の半導体層８２の伝導帯下端Ｅc の曲がりは小さく、第
２の半導体層８２の全体にわたって電子の２次元サブバ
ンドＥ0 がフェルミ準位Ｅf の下に形成され、電子の確
率密度分布は第２の半導体層８２の中央に集中する。
【００２９】他方、ゲート電極８８の下方の中央部Ｙ
Ｙ’においては、第２の半導体層８２を上下から挟むｎ
+ 型不純物領域８９，９０のｎ型キャリア濃度が相対的
に高くなっているため、図１１（Ｃ）にみられるよう
に、第２の半導体層８２の伝導帯下端Ｅc の曲がりは大
きくなり、第１の半導体層８１側の界面近傍と第３の半
導体層８３側の界面近傍の２か所において電子の２次元
サブバンドＥ0 およびＥ1がフェルミ準位Ｅf の下に形
成される。
Ｙ’においては、第２の半導体層８２を上下から挟むｎ
+ 型不純物領域８９，９０のｎ型キャリア濃度が相対的
に高くなっているため、図１１（Ｃ）にみられるよう
に、第２の半導体層８２の伝導帯下端Ｅc の曲がりは大
きくなり、第１の半導体層８１側の界面近傍と第３の半
導体層８３側の界面近傍の２か所において電子の２次元
サブバンドＥ0 およびＥ1がフェルミ準位Ｅf の下に形
成される。
【００３０】したがって、電子の確率密度分布はこれら
第１の半導体層８１側のｎ+ 型不純物領域８９との界面
近傍と、第３の半導体層８３側のｎ+ 型不純物領域９０
との界面近傍の２か所に分かれて局在し、第２の半導体
層８２における２次元電子からなるチャネルが、ゲート
電極８８の下方の中央部において２分割される。
第１の半導体層８１側のｎ+ 型不純物領域８９との界面
近傍と、第３の半導体層８３側のｎ+ 型不純物領域９０
との界面近傍の２か所に分かれて局在し、第２の半導体
層８２における２次元電子からなるチャネルが、ゲート
電極８８の下方の中央部において２分割される。
【００３１】〔第２の半導体層のチャネルを２分割する
第３の構造〕図１２は、先に提案された量子干渉トラン
ジスタ（IV) の構成説明図である。この図における符号
は、９１，９２がチャネル制御電極であるほかは図１
０、図１１において同符号を付して説明したものであ
る。
第３の構造〕図１２は、先に提案された量子干渉トラン
ジスタ（IV) の構成説明図である。この図における符号
は、９１，９２がチャネル制御電極であるほかは図１
０、図１１において同符号を付して説明したものであ
る。
【００３２】この量子干渉トランジスタにおいては、図
１２に示されているように、第１の半導体層８１の上に
第２の半導体層８２と第３の半導体層８３が積層され、
第２の半導体層８２の中央部に隣接する第１の半導体層
８１にｎ+ 型不純物領域８９が形成されている。
１２に示されているように、第１の半導体層８１の上に
第２の半導体層８２と第３の半導体層８３が積層され、
第２の半導体層８２の中央部に隣接する第１の半導体層
８１にｎ+ 型不純物領域８９が形成されている。
【００３３】また、第２の半導体層８２の両側には、ソ
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、その間の第３の半導体層８３の上にゲート電極８
８が形成され、さらに、第３の半導体層８３の上にゲー
ト電極８８を挟んでチャネル制御電極９１，９２が設け
られている。
ース領域８４とドレイン領域８５とが相対して形成さ
れ、ソース領域８４およびドレイン領域８５の上には、
それぞれソース電極８６およびドレイン電極８７が形成
され、その間の第３の半導体層８３の上にゲート電極８
８が形成され、さらに、第３の半導体層８３の上にゲー
ト電極８８を挟んでチャネル制御電極９１，９２が設け
られている。
【００３４】この場合は、第１の半導体層８１のｎ+ 型
不純物領域８９により、チャネルにおける電子の確率密
度分布が、第１の半導体層８１側との界面近傍のみに局
在するが、ゲート電極８８の両側のチャネル制御電極９
１，９２に所定のバイアス電圧を印加することにより、
前記の図１０、図１１に記載されたものと同様に、第２
の半導体層８２における２次元電子からなるチャネル
が、ゲート電極８８の下方の中央部において２分割され
る。
不純物領域８９により、チャネルにおける電子の確率密
度分布が、第１の半導体層８１側との界面近傍のみに局
在するが、ゲート電極８８の両側のチャネル制御電極９
１，９２に所定のバイアス電圧を印加することにより、
前記の図１０、図１１に記載されたものと同様に、第２
の半導体層８２における２次元電子からなるチャネル
が、ゲート電極８８の下方の中央部において２分割され
る。
【００３５】このように、先に提案された量子干渉トラ
ンジスタにおいては、チャネルとなる第２の半導体層８
２内のエネルギーバンドの曲がりを利用して電子波の分
岐、合流を達成している。
ンジスタにおいては、チャネルとなる第２の半導体層８
２内のエネルギーバンドの曲がりを利用して電子波の分
岐、合流を達成している。
【００３６】
【発明が解決しようとする課題】しかしながら、これら
のエネルギーバンドの曲がりを利用して電子波の分岐、
合流を達成する量子干渉トランジスタには、次のような
問題がある。すなわち、前記の第２の半導体層のチャネ
ルを２分割する第１の構造には、途中で成長中断してエ
ッチングを行うことが原因してヘテロ界面の状態が悪く
なる恐れがある。
のエネルギーバンドの曲がりを利用して電子波の分岐、
合流を達成する量子干渉トランジスタには、次のような
問題がある。すなわち、前記の第２の半導体層のチャネ
ルを２分割する第１の構造には、途中で成長中断してエ
ッチングを行うことが原因してヘテロ界面の状態が悪く
なる恐れがある。
【００３７】また、第２の構造および第３の構造には、
同じ幅を有する量子井戸に対してドーピング濃度の違い
やチャネル制御電極だけでエネルギーバンドの曲がりを
変えても、十分な電子波の分岐、合流を達成するのは比
較的困難であるという問題がある。
同じ幅を有する量子井戸に対してドーピング濃度の違い
やチャネル制御電極だけでエネルギーバンドの曲がりを
変えても、十分な電子波の分岐、合流を達成するのは比
較的困難であるという問題がある。
【００３８】すなわち、井戸幅を狭くしてソース側とド
レイン側が一つの電子波になるようにすると、分岐が不
十分になり、逆に井戸幅を広くして十分に分岐するよう
にすると、ソース側とドレイン側が完全に一つの電子波
にならなくなる。
レイン側が一つの電子波になるようにすると、分岐が不
十分になり、逆に井戸幅を広くして十分に分岐するよう
にすると、ソース側とドレイン側が完全に一つの電子波
にならなくなる。
【００３９】そのため、エネルギーバンドの曲がりの程
度の違いだけを利用した場合、電子波をある程度分岐、
合流させて、ある程度の干渉効果は得られるが、実用上
より一層明瞭な干渉効果を得る必要がある。このよう
に、上記の量子干渉トランジスタにおいては、原理的に
は優れているものの、十分な電子波の干渉を生じさせる
ことが困難であった。
度の違いだけを利用した場合、電子波をある程度分岐、
合流させて、ある程度の干渉効果は得られるが、実用上
より一層明瞭な干渉効果を得る必要がある。このよう
に、上記の量子干渉トランジスタにおいては、原理的に
は優れているものの、十分な電子波の干渉を生じさせる
ことが困難であった。
【００４０】本発明は、電子が非弾性散乱を受けること
なく、十分な電子波の干渉を生じさせる量子干渉トラン
ジスタ等の半導体装置を提供することを目的とする。
なく、十分な電子波の干渉を生じさせる量子干渉トラン
ジスタ等の半導体装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】本発明にかかる第１の半
導体装置においては、平坦面とその両側の傾斜面からな
る段差基板上に、ｎ型の第１の化合物半導体層が形成さ
れ、その上に該ｎ型の第１の化合物半導体層よりもエネ
ルギーギャップが小さい第２の化合物半導体層が形成さ
れ、その上に該第２の化合物半導体層よりもエネルギー
ギャップが大きいｎ型の第３の化合物半導体層が形成さ
れ、該第２の化合物半導体層の傾斜面に幅が狭い量子井
戸が形成され、平坦面に幅が広い量子井戸が形成され
て、チャネル数が異なる二つの量子井戸が連続して形成
され、該第２の化合物半導体層の両端にソース電極とド
レイン電極が形成され、該第３の化合物半導体層の平坦
面の上にゲート電極が形成された構成を採用した。
導体装置においては、平坦面とその両側の傾斜面からな
る段差基板上に、ｎ型の第１の化合物半導体層が形成さ
れ、その上に該ｎ型の第１の化合物半導体層よりもエネ
ルギーギャップが小さい第２の化合物半導体層が形成さ
れ、その上に該第２の化合物半導体層よりもエネルギー
ギャップが大きいｎ型の第３の化合物半導体層が形成さ
れ、該第２の化合物半導体層の傾斜面に幅が狭い量子井
戸が形成され、平坦面に幅が広い量子井戸が形成され
て、チャネル数が異なる二つの量子井戸が連続して形成
され、該第２の化合物半導体層の両端にソース電極とド
レイン電極が形成され、該第３の化合物半導体層の平坦
面の上にゲート電極が形成された構成を採用した。
【００４２】また、本発明にかかる第２の半導体装置に
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、ｎ型の第１の化合物半導体層が形成され、その上
に該ｎ型の第１の化合物半導体層よりもエネルギーギャ
ップが小さい第２の化合物半導体層が形成され、その上
に該第２の化合物半導体層よりもエネルギーギャップが
大きいｎ型の第３の化合物半導体層が形成され、該第１
の化合物半導体層または第３の化合物半導体層とともに
その平坦面にｎ型の不純物が高濃度に添加され、該第２
の化合物半導体層の傾斜面に幅が狭い量子井戸が形成さ
れ、平坦面に幅が広い量子井戸が形成されて、チャネル
数が異なる二つの量子井戸が連続して形成され、該第２
の化合物半導体層の両端にソース電極とドレイン電極が
形成され、該第３の化合物半導体層の平坦面の上にゲー
ト電極が形成された構成を採用した。
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、ｎ型の第１の化合物半導体層が形成され、その上
に該ｎ型の第１の化合物半導体層よりもエネルギーギャ
ップが小さい第２の化合物半導体層が形成され、その上
に該第２の化合物半導体層よりもエネルギーギャップが
大きいｎ型の第３の化合物半導体層が形成され、該第１
の化合物半導体層または第３の化合物半導体層とともに
その平坦面にｎ型の不純物が高濃度に添加され、該第２
の化合物半導体層の傾斜面に幅が狭い量子井戸が形成さ
れ、平坦面に幅が広い量子井戸が形成されて、チャネル
数が異なる二つの量子井戸が連続して形成され、該第２
の化合物半導体層の両端にソース電極とドレイン電極が
形成され、該第３の化合物半導体層の平坦面の上にゲー
ト電極が形成された構成を採用した。
【００４３】また、本発明にかかる第３の半導体装置に
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、ｎ型の第１の化合物半導体層が形成され、その上
に該ｎ型の第１の化合物半導体層よりもエネルギーギャ
ップが小さい第２の化合物半導体層が形成され、その上
に該第２の化合物半導体層よりもエネルギーギャップが
大きいｎ型の第３の化合物半導体層が形成され、該第１
の化合物半導体層または第３の化合物半導体層とともに
その平坦面にｎ型の不純物が高濃度に添加され、該第２
の化合物半導体層の傾斜面に幅が狭い量子井戸が形成さ
れ、平坦面に幅が広い量子井戸が形成されて、チャネル
数が異なる二つの量子井戸が連続して形成され、該第２
の化合物半導体層の両端にソース電極とドレイン電極が
形成され、該第３の化合物半導体層の平坦面の上にゲー
ト電極が形成され、該ゲート電極とソース電極およびド
レイン電極の間の双方にチャネル制御電極が形成された
構成を採用した。
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、ｎ型の第１の化合物半導体層が形成され、その上
に該ｎ型の第１の化合物半導体層よりもエネルギーギャ
ップが小さい第２の化合物半導体層が形成され、その上
に該第２の化合物半導体層よりもエネルギーギャップが
大きいｎ型の第３の化合物半導体層が形成され、該第１
の化合物半導体層または第３の化合物半導体層とともに
その平坦面にｎ型の不純物が高濃度に添加され、該第２
の化合物半導体層の傾斜面に幅が狭い量子井戸が形成さ
れ、平坦面に幅が広い量子井戸が形成されて、チャネル
数が異なる二つの量子井戸が連続して形成され、該第２
の化合物半導体層の両端にソース電極とドレイン電極が
形成され、該第３の化合物半導体層の平坦面の上にゲー
ト電極が形成され、該ゲート電極とソース電極およびド
レイン電極の間の双方にチャネル制御電極が形成された
構成を採用した。
【００４４】また、本発明にかかる第４の半導体装置に
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、第１の化合物半導体層が形成され、その上に該第
１の化合物半導体層よりもエネルギーギャップが小さい
第２の化合物半導体層が形成され、その上に該第２の化
合物半導体層よりもエネルギーギャップが大きい第３の
化合物半導体層が形成され、該第１の化合物半導体層と
第３の化合物半導体層の双方あるいはその一方がアンド
ープの化合物半導体層中にｎ型不純物を層状に導入して
δドーピングされ、他方がｎ型不純物が均一ドーピング
されており、該第２の化合物半導体層の傾斜面に幅が狭
い量子井戸が形成され、平坦面に幅が広い量子井戸が形
成されて、チャネル数が異なる二つの量子井戸が連続し
て形成され、該第２の化合物半導体層の両端にソース電
極とドレイン電極が形成され、該第３の化合物半導体層
の平坦面の上にゲート電極が形成された構成を採用し
た。
おいては、平坦面とその両側の傾斜面からなる段差基板
上に、第１の化合物半導体層が形成され、その上に該第
１の化合物半導体層よりもエネルギーギャップが小さい
第２の化合物半導体層が形成され、その上に該第２の化
合物半導体層よりもエネルギーギャップが大きい第３の
化合物半導体層が形成され、該第１の化合物半導体層と
第３の化合物半導体層の双方あるいはその一方がアンド
ープの化合物半導体層中にｎ型不純物を層状に導入して
δドーピングされ、他方がｎ型不純物が均一ドーピング
されており、該第２の化合物半導体層の傾斜面に幅が狭
い量子井戸が形成され、平坦面に幅が広い量子井戸が形
成されて、チャネル数が異なる二つの量子井戸が連続し
て形成され、該第２の化合物半導体層の両端にソース電
極とドレイン電極が形成され、該第３の化合物半導体層
の平坦面の上にゲート電極が形成された構成を採用し
た。
【００４５】
【作用】以下、本発明の量子干渉トランジスタの原理を
説明する。図１（Ａ）〜（Ｃ）は、本発明の第１の型の
量子干渉トランジスタの原理説明図である。そして、こ
の図１（Ａ）は本発明の第１の型の量子干渉トランジス
タの構成説明図、図１（Ｂ）はそのＸＸ’線におけるバ
ンドエネルギー図、図１（Ｃ）はＹＹ’線におけるバン
ドエネルギー図である。
説明する。図１（Ａ）〜（Ｃ）は、本発明の第１の型の
量子干渉トランジスタの原理説明図である。そして、こ
の図１（Ａ）は本発明の第１の型の量子干渉トランジス
タの構成説明図、図１（Ｂ）はそのＸＸ’線におけるバ
ンドエネルギー図、図１（Ｃ）はＹＹ’線におけるバン
ドエネルギー図である。
【００４６】この図において、１は段差基板、１ａは傾
斜面、１ｂは平坦面、２は第１の半導体層、３は第２の
半導体層、４は第３の半導体層、５はソース領域、６は
ドレイン領域、７はソース電極、８はドレイン領域、９
はゲート電極、Ｅc は伝導帯の下端、Ｅf はフェルミ準
位、Ｅ0 ，Ｅ1 は電子の二次元サブバンド、Ｄ1 ，
Ｄ 2 ，Ｄ3 は電子の確率密度分布である。
斜面、１ｂは平坦面、２は第１の半導体層、３は第２の
半導体層、４は第３の半導体層、５はソース領域、６は
ドレイン領域、７はソース電極、８はドレイン領域、９
はゲート電極、Ｅc は伝導帯の下端、Ｅf はフェルミ準
位、Ｅ0 ，Ｅ1 は電子の二次元サブバンド、Ｄ1 ，
Ｄ 2 ，Ｄ3 は電子の確率密度分布である。
【００４７】まず、図１（Ａ）を参照して本発明の第１
の型の量子干渉トランジスタの製造方法の説明を兼ねて
その構成を説明する。この量子干渉トランジスタにおい
ては、（１００）基板上に量子井戸を成長するのではな
く、図１に示したような段差基板上に後述の半導体層を
成長して量子井戸を形成することが特徴である。
の型の量子干渉トランジスタの製造方法の説明を兼ねて
その構成を説明する。この量子干渉トランジスタにおい
ては、（１００）基板上に量子井戸を成長するのではな
く、図１に示したような段差基板上に後述の半導体層を
成長して量子井戸を形成することが特徴である。
【００４８】傾斜面１ａと平坦面１ｂを有する段差基板
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する。
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する。
【００４９】このように、傾斜面１ａと平坦面１ｂを有
する段差基板１の上に半導体層を成長すると、平坦面１
ｂ上に比べて傾斜面１ａ上の方が層厚が薄くなるため、
平坦面１ｂと傾斜面１ａが存在する段差基板上には、幅
の広い量子井戸と幅の狭い量子井戸が同時に形成され
る。
する段差基板１の上に半導体層を成長すると、平坦面１
ｂ上に比べて傾斜面１ａ上の方が層厚が薄くなるため、
平坦面１ｂと傾斜面１ａが存在する段差基板上には、幅
の広い量子井戸と幅の狭い量子井戸が同時に形成され
る。
【００５０】図１（Ａ）のような構造に形成した場合、
図１（Ｂ）に示したように、狭い量子井戸側では量子井
戸内に形成される量子準位の間隔が広くなるため電子波
を単一モードにし易くなり、また広い量子井戸側では、
図１（Ｃ）のように井戸幅が広がったことでエネルギー
バンドの曲がりの効果がより顕著になるため電子波を二
つに分岐し易くなる。
図１（Ｂ）に示したように、狭い量子井戸側では量子井
戸内に形成される量子準位の間隔が広くなるため電子波
を単一モードにし易くなり、また広い量子井戸側では、
図１（Ｃ）のように井戸幅が広がったことでエネルギー
バンドの曲がりの効果がより顕著になるため電子波を二
つに分岐し易くなる。
【００５１】このように、段差基板１の傾斜面１ａにお
いては、第２の半導体層３の全体にわたって電子の二次
元サブバンドＥ0 がフェルミ準位Ｅf の下に形成され、
電子の確率密度分布Ｄ1 は第２の半導体層２の中央に集
中する。また、ゲート電極９の下の段差基板１の平坦部
１ｂにおいては、第１の半導体層２側の界面近傍と第３
の半導体層４の側の界面近傍の２か所において電子の二
次元サブバンドＥ0 およびＥ1 がフェルミ準位Ｅf の下
に形成され、電子の確率密度分布Ｄ2 ，Ｄ3 は第１の半
導体層２側の界面近傍と第３の半導体層４の側の界面近
傍の２か所に局在する。
いては、第２の半導体層３の全体にわたって電子の二次
元サブバンドＥ0 がフェルミ準位Ｅf の下に形成され、
電子の確率密度分布Ｄ1 は第２の半導体層２の中央に集
中する。また、ゲート電極９の下の段差基板１の平坦部
１ｂにおいては、第１の半導体層２側の界面近傍と第３
の半導体層４の側の界面近傍の２か所において電子の二
次元サブバンドＥ0 およびＥ1 がフェルミ準位Ｅf の下
に形成され、電子の確率密度分布Ｄ2 ，Ｄ3 は第１の半
導体層２側の界面近傍と第３の半導体層４の側の界面近
傍の２か所に局在する。
【００５２】しかも段差基板上に各半導体層を成長した
場合、これら幅の狭い量子井戸と幅の広い量子井戸が連
結されるため、結晶成長だけで実効的なリング構造を形
成することができる。また、結晶成長はリソグラフィー
技術に比べて形状の揺らぎが少なく、電子が散乱を受け
ることの極めて少ないリング構造を実現することができ
る。
場合、これら幅の狭い量子井戸と幅の広い量子井戸が連
結されるため、結晶成長だけで実効的なリング構造を形
成することができる。また、結晶成長はリソグラフィー
技術に比べて形状の揺らぎが少なく、電子が散乱を受け
ることの極めて少ないリング構造を実現することができ
る。
【００５３】図２（Ａ）〜（Ｃ）は、本発明の第２の型
の量子干渉トランジスタの原理説明図である。そして、
この図２（Ａ）は本発明の第２の型の量子干渉トランジ
スタの構成説明図、図２（Ｂ）はそのＸＸ’線における
バンドエネルギー図、図２（Ｃ）はＹＹ’線におけるバ
ンドエネルギー図である。
の量子干渉トランジスタの原理説明図である。そして、
この図２（Ａ）は本発明の第２の型の量子干渉トランジ
スタの構成説明図、図２（Ｂ）はそのＸＸ’線における
バンドエネルギー図、図２（Ｃ）はＹＹ’線におけるバ
ンドエネルギー図である。
【００５４】この図における符号は、１０，１１がｎ+
型不純物領域であるほかは、図１において同符号を付し
て説明したものと同様である。
型不純物領域であるほかは、図１において同符号を付し
て説明したものと同様である。
【００５５】図２（Ａ）を参照して本発明の第２の型の
量子干渉トランジスタの製造方法の説明を兼ねてその構
成を説明する。
量子干渉トランジスタの製造方法の説明を兼ねてその構
成を説明する。
【００５６】傾斜面１ａと平坦面１ｂを有する段差基板
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、製造の途中
で、第１の半導体層２と第３の半導体層４中に、それぞ
れの平坦面の部分に集束イオンビーム法によりＳｉイオ
ンを注入してｎ+ 型不純物領域１０，１１を形成する点
が異なっている。
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、製造の途中
で、第１の半導体層２と第３の半導体層４中に、それぞ
れの平坦面の部分に集束イオンビーム法によりＳｉイオ
ンを注入してｎ+ 型不純物領域１０，１１を形成する点
が異なっている。
【００５７】図２（Ａ）のような構造においては、前記
の本発明の第１の型の量子干渉トランジスタと同様に、
段差基板１の傾斜面１ａにおいて第２の半導体層３の中
央に集中する電子の確率密度分布Ｄ1 を、また、ゲート
電極９の下の段差基板１の平坦部１ｂにおいては、エネ
ルギーバンドの曲がりが急峻になるため、第１の半導体
層２側の界面近傍と第３の半導体層４の側の界面近傍の
２か所に局在した電子の確率密度分布Ｄ2 ，Ｄ3 を形成
することができる。
の本発明の第１の型の量子干渉トランジスタと同様に、
段差基板１の傾斜面１ａにおいて第２の半導体層３の中
央に集中する電子の確率密度分布Ｄ1 を、また、ゲート
電極９の下の段差基板１の平坦部１ｂにおいては、エネ
ルギーバンドの曲がりが急峻になるため、第１の半導体
層２側の界面近傍と第３の半導体層４の側の界面近傍の
２か所に局在した電子の確率密度分布Ｄ2 ，Ｄ3 を形成
することができる。
【００５８】図３は、本発明の第３の型の量子干渉トラ
ンジスタの原理説明図である。この図における符号は、
１０がｎ+ 型不純物領域であり、１２，１３がチャネル
制御電極であるほかは、すでに図１において同符号を付
して説明したものと同様である。
ンジスタの原理説明図である。この図における符号は、
１０がｎ+ 型不純物領域であり、１２，１３がチャネル
制御電極であるほかは、すでに図１において同符号を付
して説明したものと同様である。
【００５９】図３を参照して本発明の第３の型の量子干
渉トランジスタの製造方法の説明を兼ねてその構成を説
明する。
渉トランジスタの製造方法の説明を兼ねてその構成を説
明する。
【００６０】傾斜面１ａと平坦面１ｂを有する段差基板
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、第１の半導体
層２の平坦面の第２の半導体層３との界面にｎ+ 型不純
物領域１０が形成され、ゲート電極９のソース領域５側
およびドレイン領域６側にチャネル制御電極１２，１３
を形成した点が異なっている。
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、第１の半導体
層２の平坦面の第２の半導体層３との界面にｎ+ 型不純
物領域１０が形成され、ゲート電極９のソース領域５側
およびドレイン領域６側にチャネル制御電極１２，１３
を形成した点が異なっている。
【００６１】図３のような構造においては、本発明の第
１の型の量子干渉トランジスタと同様に、段差基板１の
傾斜面１ａにおいて第２の半導体層３の中央に集中する
電子の確率密度分布Ｄ1 を、また、ゲート電極９の下の
段差基板１の平坦部１ｂにおいて、第１の半導体層２側
の界面近傍と第３の半導体層４の側の界面近傍の２か所
に局在した電子の確率密度分布Ｄ2 ，Ｄ3 を形成するこ
とができる（図１（Ｂ），（Ｃ）参照）。
１の型の量子干渉トランジスタと同様に、段差基板１の
傾斜面１ａにおいて第２の半導体層３の中央に集中する
電子の確率密度分布Ｄ1 を、また、ゲート電極９の下の
段差基板１の平坦部１ｂにおいて、第１の半導体層２側
の界面近傍と第３の半導体層４の側の界面近傍の２か所
に局在した電子の確率密度分布Ｄ2 ，Ｄ3 を形成するこ
とができる（図１（Ｂ），（Ｃ）参照）。
【００６２】前記の本発明の第１、第２、第３の型の量
子干渉トランジスタにおいては、段差基板上に結晶成長
することによって、幅の広い量子井戸と幅の狭い量子井
戸が連結するように形成されるため、容易に量子干渉ト
ランジスタを製造することができる。
子干渉トランジスタにおいては、段差基板上に結晶成長
することによって、幅の広い量子井戸と幅の狭い量子井
戸が連結するように形成されるため、容易に量子干渉ト
ランジスタを製造することができる。
【００６３】しかしながら、例えば、ＧａＡｓ段差基板
上にＡｌＧａＡｓ層を成長させた場合、傾斜面の井戸幅
は平坦面の約７０％となる。このとき、平坦面で電子波
を二つに分けるためには、ドーピング濃度を５×１０17
ｃｍ-3程度にすると、平坦面での井戸幅が４５〜５０ｎ
ｍ程度は必要になり、傾斜面の井戸幅が３２〜３５ｎｍ
程度になる。
上にＡｌＧａＡｓ層を成長させた場合、傾斜面の井戸幅
は平坦面の約７０％となる。このとき、平坦面で電子波
を二つに分けるためには、ドーピング濃度を５×１０17
ｃｍ-3程度にすると、平坦面での井戸幅が４５〜５０ｎ
ｍ程度は必要になり、傾斜面の井戸幅が３２〜３５ｎｍ
程度になる。
【００６４】この井戸幅でも電子波はほぼ一つになり量
子干渉は起こるが、量子干渉の効率を上げるためには井
戸幅がもっと狭い方が望ましい。しかしながら、傾斜面
の井戸層を狭くすると、平坦面の井戸幅も狭くなり、今
度は逆に平坦面の電子波が十分に二つに分岐しなくなる
恐れがあるという問題が生じる。
子干渉は起こるが、量子干渉の効率を上げるためには井
戸幅がもっと狭い方が望ましい。しかしながら、傾斜面
の井戸層を狭くすると、平坦面の井戸幅も狭くなり、今
度は逆に平坦面の電子波が十分に二つに分岐しなくなる
恐れがあるという問題が生じる。
【００６５】そこで、この問題に対応するため、電子が
非弾性散乱を受けることなく、良好な干渉効果が得られ
るような構造を有する量子干渉トランジスタを実現する
ことが必要になる。
非弾性散乱を受けることなく、良好な干渉効果が得られ
るような構造を有する量子干渉トランジスタを実現する
ことが必要になる。
【００６６】図４（Ａ）〜（Ｃ）は、本発明の第４の型
の量子干渉トランジスタの原理説明図である。そして、
この図４（Ａ）は本発明の第４の型の量子干渉トランジ
スタの構成説明図、図４（Ｂ）はそのＸＸ’線における
バンドエネルギー図、図４（Ｃ）はＹＹ’線におけるバ
ンドエネルギー図である。この図における符号は、１４
がδドーピングされた第１の半導体層、１５がδドーピ
ングされた第３の半導体層であるほかは、すでに図１に
おいて同符号を付して説明したものと同様である。
の量子干渉トランジスタの原理説明図である。そして、
この図４（Ａ）は本発明の第４の型の量子干渉トランジ
スタの構成説明図、図４（Ｂ）はそのＸＸ’線における
バンドエネルギー図、図４（Ｃ）はＹＹ’線におけるバ
ンドエネルギー図である。この図における符号は、１４
がδドーピングされた第１の半導体層、１５がδドーピ
ングされた第３の半導体層であるほかは、すでに図１に
おいて同符号を付して説明したものと同様である。
【００６７】図４（Ａ）を参照して本発明の第４の型の
量子干渉トランジスタの製造方法の説明を兼ねてその構
成を説明する。
量子干渉トランジスタの製造方法の説明を兼ねてその構
成を説明する。
【００６８】本発明の第４の型の量子干渉トランジスタ
においては、傾斜面１ａと平坦面１ｂを有する段差基板
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、電子供給層と
なるエネルギーギャップの大きいアンドープの化合物半
導体からなる第１の半導体層２と第３の半導体層４中
に、不純物を均一にドーピングするのではなく、不純物
をδドーピングによって１原子層だけ導入し、このδド
ーピングされた第１の半導体層１４とδドーピングされ
た第３の半導体層１５によってエネルギーバンドの曲が
りを急峻にする点が特徴である。
においては、傾斜面１ａと平坦面１ｂを有する段差基板
１の上に、第１の半導体層２、第２の半導体層３、第３
の半導体層４を成長し、その両端の第３の半導体層４と
第２の半導体層３と第１の半導体層２を合金化して、ソ
ース領域５とドレイン領域６を形成し、ソース領域５と
ドレイン領域６にソース電極７とドレイン領域８を形成
し、第３の半導体層４の平坦部の上にゲート電極９を形
成する点では図１を参照して説明した本発明の第１の型
の量子干渉トランジスタと同じであるが、電子供給層と
なるエネルギーギャップの大きいアンドープの化合物半
導体からなる第１の半導体層２と第３の半導体層４中
に、不純物を均一にドーピングするのではなく、不純物
をδドーピングによって１原子層だけ導入し、このδド
ーピングされた第１の半導体層１４とδドーピングされ
た第３の半導体層１５によってエネルギーバンドの曲が
りを急峻にする点が特徴である。
【００６９】図４（Ａ）のような構造においては、段差
基板１の傾斜面１ａにおいて、図４（Ｂ）に示されるよ
うに、第２の半導体層３の中央に集中する電子の確率密
度分布Ｄ1 を、また、ゲート電極９の下の段差基板１の
平坦部１ｂにおいては、エネルギーバンドの曲がりがよ
り急峻になるため、図４（Ｃ）に示されるように、第１
の半導体層２側の界面近傍と第３の半導体層４の側の界
面近傍の２か所に局在した電子の確率密度分布Ｄ2 ，Ｄ
3 を形成し、幅の広い井戸での電子波の分岐が顕著にな
る
基板１の傾斜面１ａにおいて、図４（Ｂ）に示されるよ
うに、第２の半導体層３の中央に集中する電子の確率密
度分布Ｄ1 を、また、ゲート電極９の下の段差基板１の
平坦部１ｂにおいては、エネルギーバンドの曲がりがよ
り急峻になるため、図４（Ｃ）に示されるように、第１
の半導体層２側の界面近傍と第３の半導体層４の側の界
面近傍の２か所に局在した電子の確率密度分布Ｄ2 ，Ｄ
3 を形成し、幅の広い井戸での電子波の分岐が顕著にな
る
【００７０】そのため、傾斜面での電子波が十分一つに
なるように井戸幅を狭くしても、平坦面での電子波が十
分二つに分岐するため、干渉効果がより高い量子干渉ト
ランジスタを実現することができる。
なるように井戸幅を狭くしても、平坦面での電子波が十
分二つに分岐するため、干渉効果がより高い量子干渉ト
ランジスタを実現することができる。
【００７１】本発明の量子干渉トランジスタにおいて
は、段差基板上に量子井戸を成長するため、幅の狭い量
子井戸と幅の広い量子井戸を同時に形成することがで
き、しかも両者は連結しており結晶成長だけで量子干渉
構造を形成することができる。
は、段差基板上に量子井戸を成長するため、幅の狭い量
子井戸と幅の広い量子井戸を同時に形成することがで
き、しかも両者は連結しており結晶成長だけで量子干渉
構造を形成することができる。
【００７２】また、結晶成長により、量子干渉構造を形
成することができるため、電子波のチャネルに沿った層
厚に揺らぎがないようにすることができる。したがっ
て、電子波のモードを容易に単一化することができ、電
子波の干渉性が極めて高い量子干渉トランジスタを実現
することができる。
成することができるため、電子波のチャネルに沿った層
厚に揺らぎがないようにすることができる。したがっ
て、電子波のモードを容易に単一化することができ、電
子波の干渉性が極めて高い量子干渉トランジスタを実現
することができる。
【００７３】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図５は、第１実施例の量子干渉トランジ
スタの構成説明図である。この図において、２１は半絶
縁性ＧａＡｓ段差基板、２１ａは傾斜面、２１ｂは平坦
面、２２はＧａＡｓバッファ層、２３はＡｌＧａＡｓバ
ッファ層、２４はｎ型ＡｌＧａＡｓ層、２５はＡｌＧａ
Ａｓ層、２６はＧａＡｓチャネル層、２７はＡｌＧａＡ
ｓ層、２８はｎ型ＡｌＧａＡｓ層、２９はｎ型ＧａＡｓ
層、３０はソース領域、３１はドレイン領域、３２はソ
ース電極、３３はドレイン電極、３４はゲート電極であ
る。
スタの構成説明図である。この図において、２１は半絶
縁性ＧａＡｓ段差基板、２１ａは傾斜面、２１ｂは平坦
面、２２はＧａＡｓバッファ層、２３はＡｌＧａＡｓバ
ッファ層、２４はｎ型ＡｌＧａＡｓ層、２５はＡｌＧａ
Ａｓ層、２６はＧａＡｓチャネル層、２７はＡｌＧａＡ
ｓ層、２８はｎ型ＡｌＧａＡｓ層、２９はｎ型ＧａＡｓ
層、３０はソース領域、３１はドレイン領域、３２はソ
ース電極、３３はドレイン電極、３４はゲート電極であ
る。
【００７４】この図５を参照して第１実施例の量子干渉
トランジスタの構成およびその製造方法を説明する。
トランジスタの構成およびその製造方法を説明する。
【００７５】第１工程 表面が平坦なＧａＡｓ（１００）基板の上に、光露光に
よりラインアンドスペースのレジストパターン（商品名
ＯＭＲ）を形成し、このレジストパターンをマスクに
し、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液と
し、１１℃でウェットエッチングを行う。
よりラインアンドスペースのレジストパターン（商品名
ＯＭＲ）を形成し、このレジストパターンをマスクに
し、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液と
し、１１℃でウェットエッチングを行う。
【００７６】この工程によって、（１００）面に対して
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面２１
ａと平坦面２１ｂからなる順メサ状の半絶縁性ＧａＡｓ
段差基板２１が自ずと形成される。その後このエッチン
グに用いられたレジストを除去する。
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面２１
ａと平坦面２１ｂからなる順メサ状の半絶縁性ＧａＡｓ
段差基板２１が自ずと形成される。その後このエッチン
グに用いられたレジストを除去する。
【００７７】第２工程 このように形成されたＧａＡｓ段差基板２１の上に、分
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層２２および層厚０．３μ
ｍのアンドープＡｌＧａＡａバッファ層２３を介して、
層厚２０ｎｍ、濃度１×１０17ｃｍ-3のｎ型ＡｌＧａＡ
ｓ層２４を形成する。
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層２２および層厚０．３μ
ｍのアンドープＡｌＧａＡａバッファ層２３を介して、
層厚２０ｎｍ、濃度１×１０17ｃｍ-3のｎ型ＡｌＧａＡ
ｓ層２４を形成する。
【００７８】第３工程 また、このｎ型ＡｌＧａＡｓ層２４の上に、層厚６ｎｍ
のアンドープＡｌＧａＡｓ層２５を介して、層厚５０ｎ
ｍのアンドープＧａＡｓチャネル層２６を形成する。
のアンドープＡｌＧａＡｓ層２５を介して、層厚５０ｎ
ｍのアンドープＧａＡｓチャネル層２６を形成する。
【００７９】第４工程 さらに、このＧａＡｓチャネル層２６の上に、層厚６ｎ
ｍのアンドープＡｌＧａＡｓ層２７を介して、層厚０．
１μｍ、濃度１×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ層２
８を形成する。
ｍのアンドープＡｌＧａＡｓ層２７を介して、層厚０．
１μｍ、濃度１×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ層２
８を形成する。
【００８０】さらにこのｎ型ＡｌＧａＡｓ層２８の上
に、層厚０．１μｍ、濃度１×１０18ｃｍ-3のｎ型Ｇａ
Ａｓ層２９を形成する。なお、上記の層厚はすべて平坦
部における値である。このとき、アンドープＧａＡｓ層
２６には２次元電子ガスが形成される。
に、層厚０．１μｍ、濃度１×１０18ｃｍ-3のｎ型Ｇａ
Ａｓ層２９を形成する。なお、上記の層厚はすべて平坦
部における値である。このとき、アンドープＧａＡｓ層
２６には２次元電子ガスが形成される。
【００８１】以上の結晶成長においては、高品質の結晶
を得るためにｎ型不純物としてシリコンを用い、基板温
度５４０℃、Ｖ/III比１４〜１６の範囲、特に、１５程
度で行う。傾斜面である（１１１）Ａ面においてはシリ
コンは両性不純物として働くが、この成長条件により、
平坦面のみならず傾斜面もｎ型とすることができ、か
つ、高品質の結晶を成長することができる。
を得るためにｎ型不純物としてシリコンを用い、基板温
度５４０℃、Ｖ/III比１４〜１６の範囲、特に、１５程
度で行う。傾斜面である（１１１）Ａ面においてはシリ
コンは両性不純物として働くが、この成長条件により、
平坦面のみならず傾斜面もｎ型とすることができ、か
つ、高品質の結晶を成長することができる。
【００８２】第５工程 また、アンドープＧａＡｓチャネル層２６の両側に、そ
れぞれソース領域３０およびドレイン領域３１を形成
し、これらソース領域３０およびドレイン領域３１上に
は、それぞれＡｕＧｅ／Ａｕからなるソース電極３２と
ドレイン電極３３を形成する。
れぞれソース領域３０およびドレイン領域３１を形成
し、これらソース領域３０およびドレイン領域３１上に
は、それぞれＡｕＧｅ／Ａｕからなるソース電極３２と
ドレイン電極３３を形成する。
【００８３】これらの製造方法は、まずｎ型ＧａＡｓ層
２９の上にソース電極３２およびドレイン電極３３とし
てＡｕＧｅを２０ｎｍ程度、さらにＡｕを３００ｎｍ程
度蒸着した後、４５０℃の温度に１分間程度加熱して合
金化し、ＧａＡｓチャネル層２６に達するアロイ領域を
形成することにより、ソース領域３０およびドレイン領
域３１とを形成する。
２９の上にソース電極３２およびドレイン電極３３とし
てＡｕＧｅを２０ｎｍ程度、さらにＡｕを３００ｎｍ程
度蒸着した後、４５０℃の温度に１分間程度加熱して合
金化し、ＧａＡｓチャネル層２６に達するアロイ領域を
形成することにより、ソース領域３０およびドレイン領
域３１とを形成する。
【００８４】したがって、ＧａＡｓチャネル層２６に発
生する２次元電子が、これらソース領域３０およびドレ
イン領域３１を介してソース電極３２およびドレイン電
極３３にコンタクトされる。
生する２次元電子が、これらソース領域３０およびドレ
イン領域３１を介してソース電極３２およびドレイン電
極３３にコンタクトされる。
【００８５】第６工程 さらに、ＧａＡｓチャネル層２６の中央部上方のｎ型Ｇ
ａＡｓ層２９の上に、Ａｌを蒸着してゲート電極３４を
形成する。
ａＡｓ層２９の上に、Ａｌを蒸着してゲート電極３４を
形成する。
【００８６】上記の第３工程と第４工程において形成し
たアンドープＡｌＧａＡｓ層２５とアンドープＧａＡｓ
チャネル層２６は、スペーサとして機能し、バンド形状
や電子濃度を設計値通りに制御する。
たアンドープＡｌＧａＡｓ層２５とアンドープＧａＡｓ
チャネル層２６は、スペーサとして機能し、バンド形状
や電子濃度を設計値通りに制御する。
【００８７】（第２実施例）図６は、第２実施例の量子
干渉トランジスタの構成説明図である。この図におい
て、３５がｎ+ 型不純物領域、３７，３８がチャネル制
御電極である他は第１実施例の図５において同符号を付
して用いたものと同様である。
干渉トランジスタの構成説明図である。この図におい
て、３５がｎ+ 型不純物領域、３７，３８がチャネル制
御電極である他は第１実施例の図５において同符号を付
して用いたものと同様である。
【００８８】この図６を参照して第２実施例の量子干渉
トランジスタの構成およびその製造方法を説明する。
トランジスタの構成およびその製造方法を説明する。
【００８９】第１工程 表面が平坦なＧａＡｓ（１００）基板上に、光露光によ
りラインアンドスペースのレジストパターン（ＯＭＲ）
を形成し、このレジストパターンをマスクにし、Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液とし、１１℃
でウェットエッチングを行う。
りラインアンドスペースのレジストパターン（ＯＭＲ）
を形成し、このレジストパターンをマスクにし、Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液とし、１１℃
でウェットエッチングを行う。
【００９０】この工程によって、（１００）面に対して
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面２１
ａと平坦面２１ｂからなる順メサ状の段差基板２１が形
成される。その後このエッチングに用いられたレジスト
を除去する。
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面２１
ａと平坦面２１ｂからなる順メサ状の段差基板２１が形
成される。その後このエッチングに用いられたレジスト
を除去する。
【００９１】第２工程 このように形成されたＧａＡｓ段差基板２１の上に、分
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層２２および層厚０．６μ
ｍのアンドープＡｌＧａＡｓバッファ層２３を介して、
層厚２０ｎｍ、濃度５×１０16ｃｍ-3のｎ型ＡｌＧａＡ
ｓ層２４を形成する。
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層２２および層厚０．６μ
ｍのアンドープＡｌＧａＡｓバッファ層２３を介して、
層厚２０ｎｍ、濃度５×１０16ｃｍ-3のｎ型ＡｌＧａＡ
ｓ層２４を形成する。
【００９２】そして、ｎ型ＡｌＧａＡｓ層２４の中央部
に、高濃度のｎ+ 型不純物領域３５を形成する。このｎ
+ 型不純物領域３５は、試料を超高真空中で集束イオン
ビーム注入機に移動し、Ｓｉ集束イオンビームを用いて
０．２μｍ幅でライン状に注入することにより形成す
る。このときの注入条件は、加速電圧１０〜４０ｋｅ
Ｖ、ドーズ量１×１０12ｃｍ -2である。
に、高濃度のｎ+ 型不純物領域３５を形成する。このｎ
+ 型不純物領域３５は、試料を超高真空中で集束イオン
ビーム注入機に移動し、Ｓｉ集束イオンビームを用いて
０．２μｍ幅でライン状に注入することにより形成す
る。このときの注入条件は、加速電圧１０〜４０ｋｅ
Ｖ、ドーズ量１×１０12ｃｍ -2である。
【００９３】なお、前記の理由によって、各ｎ型半導体
層を成長する過程でｎ型不純物としてシリコンを選択し
たため、この工程においても、電子の形成過程を同じに
するためにｎ+ 型不純物領域３５を形成するための不純
物としてシリコンを用いている。また、注入場所を正確
にするために、シリコンを集束イオンビーム注入機を用
いて注入している。
層を成長する過程でｎ型不純物としてシリコンを選択し
たため、この工程においても、電子の形成過程を同じに
するためにｎ+ 型不純物領域３５を形成するための不純
物としてシリコンを用いている。また、注入場所を正確
にするために、シリコンを集束イオンビーム注入機を用
いて注入している。
【００９４】第３工程 その後、再び試料を成長室に戻し、分子線エピタキシー
（ＭＢＥ）法を用いて、ｎ型ＡｌＧａＡｓ層２４および
ｎ+ 型不純物領域３５の上に、層厚１０ｎｍのアンドー
プＡｌＧａＡｓ層２５を介して、層厚３０ｎｍのアンド
ープＧａＡｓチャネル層２６を形成する。
（ＭＢＥ）法を用いて、ｎ型ＡｌＧａＡｓ層２４および
ｎ+ 型不純物領域３５の上に、層厚１０ｎｍのアンドー
プＡｌＧａＡｓ層２５を介して、層厚３０ｎｍのアンド
ープＧａＡｓチャネル層２６を形成する。
【００９５】第４工程 このＧａＡｓチャネル層２６の上に、層厚１０ｎｍのア
ンドープＡｌＧａＡｓ層２７、層厚５０ｎｍ、濃度１×
１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層２８および層厚０．
１μｍ、濃度１×１０18ｃｍ-3のｎ型ＧａＡｓ層２９を
形成する。この場合も成長時の基板温度は５４０℃、Ｖ
／III 比は１５程度である。
ンドープＡｌＧａＡｓ層２７、層厚５０ｎｍ、濃度１×
１０18ｃｍ-3のｎ型ＡｌＧａＡｓ層２８および層厚０．
１μｍ、濃度１×１０18ｃｍ-3のｎ型ＧａＡｓ層２９を
形成する。この場合も成長時の基板温度は５４０℃、Ｖ
／III 比は１５程度である。
【００９６】第５工程 また、アンドープＧａＡｓチャネル層２６の両側に、そ
れぞれソース領域３０およびドレイン領域３１を形成
し、これらソース領域３０およびドレイン領域３１上に
は、それぞれＡｕＧｅ／Ａｕからなるソース電極３２と
ドレイン電極３３を形成する。
れぞれソース領域３０およびドレイン領域３１を形成
し、これらソース領域３０およびドレイン領域３１上に
は、それぞれＡｕＧｅ／Ａｕからなるソース電極３２と
ドレイン電極３３を形成する。
【００９７】これらの製造方法は、まずｎ型ＧａＡｓ層
２９の上にソース電極３２およびドレイン電極３３とし
てＡｕＧｅを２０ｎｍ程度、さらにＡｕを３００ｎｍ程
度蒸着した後、４５０℃の温度に１分間程度加熱して合
金化し、ＧａＡｓチャネル層２６に達するアロイ領域を
形成することにより、ソース領域３０およびドレイン領
域３１とを形成する。
２９の上にソース電極３２およびドレイン電極３３とし
てＡｕＧｅを２０ｎｍ程度、さらにＡｕを３００ｎｍ程
度蒸着した後、４５０℃の温度に１分間程度加熱して合
金化し、ＧａＡｓチャネル層２６に達するアロイ領域を
形成することにより、ソース領域３０およびドレイン領
域３１とを形成する。
【００９８】したがって、ＧａＡｓチャネル層２６に発
生する２次元電子が、これらソース領域３０およびドレ
イン領域３１を介してソース電極３２およびドレイン電
極３３にコンタクトされる。
生する２次元電子が、これらソース領域３０およびドレ
イン領域３１を介してソース電極３２およびドレイン電
極３３にコンタクトされる。
【００９９】第６工程 さらに、ＧａＡｓチャネル層２６の中央部上方のｎ型Ｇ
ａＡｓ層２９の上に、Ａｌを蒸着してゲート電極３４を
形成する。さらに、アンドープＧａＡｓチャネル層２６
のゲート電極３４を挟んでそれぞれソース電極３２側お
よびドレイン電極３３側にＡｌからなるチャネル制御電
極３７，３８を形成する。
ａＡｓ層２９の上に、Ａｌを蒸着してゲート電極３４を
形成する。さらに、アンドープＧａＡｓチャネル層２６
のゲート電極３４を挟んでそれぞれソース電極３２側お
よびドレイン電極３３側にＡｌからなるチャネル制御電
極３７，３８を形成する。
【０１００】なお、上記第２の実施例においては、ｎ型
ＡｌＧａＡｓ層２４の中央部にｎ+型不純物領域３５を
設け、かつ、ゲート電極３４の両側にチャネル制御電極
３７，３８を設けているが、この組み合わせの代わり
に、ｎ型ＡｌＧａＡｓ層２４の中央部にｎ+ 型不純物領
域を設け、かつ、同様のｎ+ 型不純物領域をｎ型ＡｌＧ
ａＡｓ層２８の中央部にｎ+ 型不純物領域３５に相対さ
せて形成して、同様の作用および効果を奏することがで
きる。
ＡｌＧａＡｓ層２４の中央部にｎ+型不純物領域３５を
設け、かつ、ゲート電極３４の両側にチャネル制御電極
３７，３８を設けているが、この組み合わせの代わり
に、ｎ型ＡｌＧａＡｓ層２４の中央部にｎ+ 型不純物領
域を設け、かつ、同様のｎ+ 型不純物領域をｎ型ＡｌＧ
ａＡｓ層２８の中央部にｎ+ 型不純物領域３５に相対さ
せて形成して、同様の作用および効果を奏することがで
きる。
【０１０１】（第３実施例）図７は、第３実施例の量子
干渉トランジスタの構成説明図である。この図におい
て、４１は半絶縁性ＧａＡｓ段差基板、４１ａは傾斜
面、４１ｂは平坦面、４２はＧａＡｓバッファ層、４３
はＡｌＧａＡｓ層、４４はｎ型δドーピングＡｌＧａＡ
ｓ層、４５はＡｌＧａＡｓ層、４６はＧａＡｓチャネル
層、４７はＡｌＧａＡｓ層、４８はｎ型δドーピングＡ
ｌＧａＡｓ層、４９はＡｌＧａＡｓ層、５０はｎ型Ｇａ
Ａｓ層、５１はソース領域、５２はドレイン領域、５３
はソース電極、５４はドレイン電極、５５はゲート電極
である。
干渉トランジスタの構成説明図である。この図におい
て、４１は半絶縁性ＧａＡｓ段差基板、４１ａは傾斜
面、４１ｂは平坦面、４２はＧａＡｓバッファ層、４３
はＡｌＧａＡｓ層、４４はｎ型δドーピングＡｌＧａＡ
ｓ層、４５はＡｌＧａＡｓ層、４６はＧａＡｓチャネル
層、４７はＡｌＧａＡｓ層、４８はｎ型δドーピングＡ
ｌＧａＡｓ層、４９はＡｌＧａＡｓ層、５０はｎ型Ｇａ
Ａｓ層、５１はソース領域、５２はドレイン領域、５３
はソース電極、５４はドレイン電極、５５はゲート電極
である。
【０１０２】この図７を参照して第３実施例の量子干渉
トランジスタの構成およびその製造方法を説明する。
トランジスタの構成およびその製造方法を説明する。
【０１０３】第１工程 表面が平坦なＧａＡｓ（１００）基板４１の上に、光露
光によりラインアンドスペースのレジストパターン（Ｏ
ＭＲ）を形成し、このレジストパターンをマスクにし、
Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液とし、
１１℃でウェットエッチングを行う。
光によりラインアンドスペースのレジストパターン（Ｏ
ＭＲ）を形成し、このレジストパターンをマスクにし、
Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ＝１：１０をエッチング液とし、
１１℃でウェットエッチングを行う。
【０１０４】この工程によって、（１００）面に対して
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面４１
ａと平坦面４１ｂからなる順メサ状の段差基板４１が形
成される。その後このエッチングに用いられたレジスト
を除去する。
５５°の角度をもつ（１１１）Ａ面が現れ、傾斜面４１
ａと平坦面４１ｂからなる順メサ状の段差基板４１が形
成される。その後このエッチングに用いられたレジスト
を除去する。
【０１０５】第２工程 このように形成されたＧａＡｓ段差基板４１の上に、分
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層４２および層厚０．３μ
ｍのアンドープＡｌＧａＡｓ層４３を形成する。
子線エピタキシー（ＭＢＥ）法を用いて、層厚１μｍの
アンドープＧａＡｓバッファ層４２および層厚０．３μ
ｍのアンドープＡｌＧａＡｓ層４３を形成する。
【０１０６】第３工程 そして、このアンドープＡｌＧａＡｓ層４３の上にＳｉ
を１原子層だけδドーピングしてｎ型δドーピングＡｌ
ＧａＡｓ層４４を形成する。ドーピング濃度としては面
濃度５×１０12ｃｍ-2程度とする。
を１原子層だけδドーピングしてｎ型δドーピングＡｌ
ＧａＡｓ層４４を形成する。ドーピング濃度としては面
濃度５×１０12ｃｍ-2程度とする。
【０１０７】第４工程 このｎ型δドーピングＡｌＧａＡｓ層４４の上に、アン
ドープＡｌＧａＡｓ層４５を１５ｎｍ形成する。そして
その上に、層厚３０ｎｍのアンドープＧａＡｓチャネル
層４６を形成する。
ドープＡｌＧａＡｓ層４５を１５ｎｍ形成する。そして
その上に、層厚３０ｎｍのアンドープＧａＡｓチャネル
層４６を形成する。
【０１０８】第５工程 さらにこのアンドープＧａＡｓチャネル層４６の上に、
層厚１５ｎｍのアンドープＡｌＧａＡｓ層４７を介し
て、Ｓｉを面積濃度５×１０12ｃｍ-2程度δドーピング
してｎ型δドーピングＡｌＧａＡｓ層４８を形成し、こ
のｎ型δドーピングＡｌＧａＡｓ層４８の上に、層厚
０．１μｍのアンドープＡｌＧａＡｓ層４９を形成す
る。
層厚１５ｎｍのアンドープＡｌＧａＡｓ層４７を介し
て、Ｓｉを面積濃度５×１０12ｃｍ-2程度δドーピング
してｎ型δドーピングＡｌＧａＡｓ層４８を形成し、こ
のｎ型δドーピングＡｌＧａＡｓ層４８の上に、層厚
０．１μｍのアンドープＡｌＧａＡｓ層４９を形成す
る。
【０１０９】そして最後に、このアンドープＡｌＧａＡ
ｓ層４９の上に、層厚０．１μｍ、濃度１×１０18ｃｍ
-3のｎ型ＧａＡｓ層５０を形成する。なお、ここでも層
厚はすべて平坦面における値である。この構成におい
て、アンドープＧａＡｓチャネル層４６には二次元電子
ガスが形成される。
ｓ層４９の上に、層厚０．１μｍ、濃度１×１０18ｃｍ
-3のｎ型ＧａＡｓ層５０を形成する。なお、ここでも層
厚はすべて平坦面における値である。この構成におい
て、アンドープＧａＡｓチャネル層４６には二次元電子
ガスが形成される。
【０１１０】なお以上の結晶成長においては、基板温度
が５４０℃、Ｖ／III 比が１５程度で行う。この条件に
より、平坦面のみならず傾斜面もＳｉをｎ型ドーパント
とすることができ、かつ、高品質の結晶を成長すること
ができる。
が５４０℃、Ｖ／III 比が１５程度で行う。この条件に
より、平坦面のみならず傾斜面もＳｉをｎ型ドーパント
とすることができ、かつ、高品質の結晶を成長すること
ができる。
【０１１１】第６工程 また、アンドープＧａＡｓチャネル層４６の両端には、
それぞれソース領域５１およびドレイン領域５２が形成
され、これらソース領域５１、ドレイン領域５２の上に
は、第１実施例において説明した工程によって、ＡｕＧ
ｅ／Ａｕからなるソース電極５３とドレイン電極５４を
形成する。したがって、アンドープＧａＡｓチャネル層
４６に発生する二次元電子が、これらソース領域５１お
よびドレイン領域５２を介してソース電極５３およびド
レイン電極５４に接続される。
それぞれソース領域５１およびドレイン領域５２が形成
され、これらソース領域５１、ドレイン領域５２の上に
は、第１実施例において説明した工程によって、ＡｕＧ
ｅ／Ａｕからなるソース電極５３とドレイン電極５４を
形成する。したがって、アンドープＧａＡｓチャネル層
４６に発生する二次元電子が、これらソース領域５１お
よびドレイン領域５２を介してソース電極５３およびド
レイン電極５４に接続される。
【０１１２】第７工程 さらに、アンドープＧａＡｓチャネル層４６の中央部上
方のｎ型ＧａＡｓ層５０の上に、Ａｌを蒸着してゲート
電極５５を形成する。
方のｎ型ＧａＡｓ層５０の上に、Ａｌを蒸着してゲート
電極５５を形成する。
【０１１３】
【発明の効果】以上説明したように、本発明の電子干渉
トランジスタおよびその製造方法によると、電子が非弾
性散乱を受けることはないから、良好な干渉効果が得ら
れ、その結果、量子干渉効果を利用した超高速、低消費
電力の量子干渉トランジスタを提供することが可能にな
り、電子波を用いるために電子機器の高度化および高集
積化に寄与するところが大きい。
トランジスタおよびその製造方法によると、電子が非弾
性散乱を受けることはないから、良好な干渉効果が得ら
れ、その結果、量子干渉効果を利用した超高速、低消費
電力の量子干渉トランジスタを提供することが可能にな
り、電子波を用いるために電子機器の高度化および高集
積化に寄与するところが大きい。
【図１】（Ａ）〜（Ｃ）は、本発明の第１の型の量子干
渉トランジスタの原理説明図である。
渉トランジスタの原理説明図である。
【図２】（Ａ）〜（Ｃ）は、本発明の第２の型の量子干
渉トランジスタの原理説明図である。
渉トランジスタの原理説明図である。
【図３】本発明の第３の型の量子干渉トランジスタの原
理説明図である。
理説明図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第４の型の量子干
渉トランジスタの原理説明図である。
渉トランジスタの原理説明図である。
【図５】第１実施例の量子干渉トランジスタの構成説明
図である。
図である。
【図６】第２実施例の量子干渉トランジスタの構成説明
図である。
図である。
【図７】第３実施例の量子干渉トランジスタの構成説明
図である。
図である。
【図８】従来の量子干渉トランジスタの構成説明図であ
る。
る。
【図９】先に提案された量子干渉トランジスタ（I ）の
構成説明図である。
構成説明図である。
【図１０】（Ａ）〜（Ｃ）は、先に提案された量子干渉
トランジスタ（II) の構成説明図である。
トランジスタ（II) の構成説明図である。
【図１１】（Ａ）〜（Ｃ）は、先に提案された量子干渉
トランジスタ（III)の構成説明図である。
トランジスタ（III)の構成説明図である。
【図１２】先に提案された量子干渉トランジスタ（IV)
の構成説明図である。
の構成説明図である。
１ 段差基板 １ａ 傾斜面 １ｂ 平坦面 ２ 第１の半導体層 ３ 第２の半導体層 ４ 第３の半導体層 ５ ソース領域 ６ ドレイン領域 ７ ソース電極 ８ ドレイン領域 ９ ゲート電極 １０，１１ ｎ+ 型不純物領域 １２，１３ チャネル制御電極 １４ δドーピングされた第１の半導体層 １５ δドーピングされた第３の半導体層 Ｅc 伝導帯の下端 Ｅf フェルミ準位 Ｅ0 ，Ｅ1 電子の二次元サブバンド Ｄ1 ，Ｄ2 ，Ｄ3 電子の確率密度分布
Claims (17)
- 【請求項１】 平坦面とその両側の傾斜面からなる段差
基板上に、ｎ型の第１の化合物半導体層が形成され、そ
の上に該ｎ型の第１の化合物半導体層よりもエネルギー
ギャップが小さい第２の化合物半導体層が形成され、そ
の上に該第２の化合物半導体層よりもエネルギーギャッ
プが大きいｎ型の第３の化合物半導体層が形成され、該
第２の化合物半導体層の傾斜面に幅が狭い量子井戸が形
成され、平坦面に幅が広い量子井戸が形成されて、チャ
ネル数が異なる二つの量子井戸が連続して形成され、該
第２の化合物半導体層の両端にソース電極とドレイン電
極が形成され、該第３の化合物半導体層の平坦面の上に
ゲート電極が形成されてなることを特徴とする半導体装
置。 - 【請求項２】 平坦面とその両側の傾斜面からなる段差
基板上に、ｎ型の第１の化合物半導体層が形成され、そ
の上に該ｎ型の第１の化合物半導体層よりもエネルギー
ギャップが小さい第２の化合物半導体層が形成され、そ
の上に該第２の化合物半導体層よりもエネルギーギャッ
プが大きいｎ型の第３の化合物半導体層が形成され、該
第１の化合物半導体層または第３の化合物半導体層とと
もにその平坦面にｎ型の不純物が高濃度に添加され、該
第２の化合物半導体層の傾斜面に幅が狭い量子井戸が形
成され、平坦面に幅が広い量子井戸が形成されて、チャ
ネル数が異なる二つの量子井戸が連続して形成され、該
第２の化合物半導体層の両端にソース電極とドレイン電
極が形成され、該第３の化合物半導体層の平坦面の上に
ゲート電極が形成されてなることを特徴とする半導体装
置。 - 【請求項３】 平坦面とその両側の傾斜面からなる段差
基板上に、ｎ型の第１の化合物半導体層が形成され、そ
の上に該ｎ型の第１の化合物半導体層よりもエネルギー
ギャップが小さい第２の化合物半導体層が形成され、そ
の上に該第２の化合物半導体層よりもエネルギーギャッ
プが大きいｎ型の第３の化合物半導体層が形成され、該
第１の化合物半導体層または第３の化合物半導体層とと
もにその平坦面にｎ型の不純物が高濃度に添加され、該
第２の化合物半導体層の傾斜面に幅が狭い量子井戸が形
成され、平坦面に幅が広い量子井戸が形成されて、チャ
ネル数が異なる二つの量子井戸が連続して形成され、該
第２の化合物半導体層の両端にソース電極とドレイン電
極が形成され、該第３の化合物半導体層の平坦面の上に
ゲート電極が形成され、該ゲート電極とソース電極およ
びドレイン電極の間の双方にチャネル制御電極が形成さ
れてなることを特徴とする半導体装置。 - 【請求項４】 第２の化合物半導体層とｎ型の第１の化
合物半導体層およびｎ型の第３の化合物半導体層との間
の双方あるいはその一方に、第２の化合物半導体層より
もエネルギーギャップが大きいアンドープの第４の化合
物半導体層が形成されていることを特徴とする請求項１
ないし請求項３のいずれか１項に記載された半導体装
置。 - 【請求項５】 平坦面とその両側の傾斜面からなる段差
基板上に、第１の化合物半導体層が形成され、その上に
該第１の化合物半導体層よりもエネルギーギャップが小
さい第２の化合物半導体層が形成され、その上に該第２
の化合物半導体層よりもエネルギーギャップが大きい第
３の化合物半導体層が形成され、該第１の化合物半導体
層と第３の化合物半導体層の双方あるいはその一方がア
ンドープの化合物半導体層中にｎ型不純物を層状に導入
してδドーピングされ、他方がｎ型不純物が均一ドーピ
ングされており、該第２の化合物半導体層の傾斜面に幅
が狭い量子井戸が形成され、平坦面に幅が広い量子井戸
が形成されて、チャネル数が異なる二つの量子井戸が連
続して形成され、該第２の化合物半導体層の両端にソー
ス電極とドレイン電極が形成され、該第３の化合物半導
体層の平坦面の上にゲート電極が形成されてなることを
特徴とする半導体装置。 - 【請求項６】 段差基板の平坦面が（１００）面で、傾
斜面が（１１１）Ａ面であることを特徴とする請求項１
ないし請求項５のいずれか１項に記載された半導体装置
の製造方法。 - 【請求項７】 平坦面とその両側の傾斜面からなる段差
基板上に、ｎ型の第１の化合物半導体層を形成する工程
と、その上に該ｎ型の第１の化合物半導体層よりもエネ
ルギーギャップが小さい第２の化合物半導体層を形成す
る工程と、その上に該第２の化合物半導体層よりもエネ
ルギーギャップが大きいｎ型の第３の化合物半導体層を
形成する工程と、該第２の化合物半導体層の両端にソー
ス電極とドレイン電極を形成する工程と、該第３の化合
物半導体層の平坦面の上にゲート電極を形成する工程を
含み、該第２の化合物半導体層の傾斜面に幅が狭い量子
井戸を、また、平坦面に幅が広い量子井戸を形成し、チ
ャネル数が異なる二つの量子井戸を連続して形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 第１の化合物半導体層と第３の化合物半
導体層をｎ型にする不純物がシリコンであることを特徴
とする請求項７に記載された半導体装置の製造方法。 - 【請求項９】 平坦面とその両側の傾斜面からなる段差
基板上に、ｎ型の第１の化合物半導体層を形成する工程
と、その上に該ｎ型の第１の化合物半導体層よりもエネ
ルギーギャップが小さい第２の化合物半導体層を形成す
る工程と、その上に該第２の化合物半導体層よりもエネ
ルギーギャップが大きいｎ型の第３の化合物半導体層を
形成する工程と、該第１の化合物半導体層または第３の
化合物半導体層とともにその平坦面にｎ型の不純物を選
択的に高濃度に導入する工程と、該第２の化合物半導体
層の両端にソース電極とドレイン電極を形成する工程
と、該第３の化合物半導体層の平坦面の上にゲート電極
を形成する工程を含み、該傾斜面に幅が狭い量子井戸
を、また、平坦面に幅が広い量子井戸を形成し、チャネ
ル数が異なる二つの量子井戸を連続して形成することを
特徴とする半導体装置の製造方法。 - 【請求項１０】 第１の化合物半導体層と第３の化合物
半導体層の双方あるいはその一方の平坦面に、ｎ型不純
物を集束イオンビーム（ＦＩＢ）注入法により注入する
ことを特徴とする請求項９に記載された半導体装置の製
造方法。 - 【請求項１１】 第１の化合物半導体層と第３の化合物
半導体層の双方あるいはその一方の平坦面に注入するｎ
型不純物がＳｉ+ イオンであることを特徴とする請求項
９に記載された半導体装置の製造方法。 - 【請求項１２】 平坦面とその両側の傾斜面からなる段
差基板上に、ｎ型の第１の化合物半導体層を形成する工
程と、その上に該ｎ型の第１の化合物半導体層よりもエ
ネルギーギャップが小さい第２の化合物半導体層を形成
する工程と、その上に該第２の化合物半導体層よりもエ
ネルギーギャップが大きいｎ型の第３の化合物半導体層
を形成する工程と、該第１の化合物半導体層または第３
の化合物半導体層とともにその平坦面にｎ型の不純物を
選択的に高濃度に注入する工程と、該第２の化合物半導
体層の両端にソース電極とドレイン電極を形成する工程
と、該第３の化合物半導体層の平坦面の上にゲート電極
と、該ゲート電極とソース電極およびドレイン電極の間
の双方にチャネル制御電極を形成する工程を含み、該第
２の化合物半導体層の傾斜面に幅が狭い量子井戸を形成
し、平坦面に幅が広い量子井戸を形成して、チャネル数
が異なる二つの量子井戸を連続して形成することを特徴
とする半導体装置の製造方法。 - 【請求項１３】 アンドープの第２の化合物半導体層と
ｎ型の第１の化合物半導体層およびｎ型の第３の化合物
半導体層との間の双方あるいはその一方に、第２の化合
物半導体層よりもエネルギーギャップが大きいアンドー
プの第４の化合物半導体層を形成する工程を設けること
を特徴とする請求項７ないし請求項１２のいずれか１項
に記載された半導体装置の製造方法。 - 【請求項１４】 平坦面とその両側の傾斜面からなる段
差基板上に、第１の化合物半導体層を成長する工程と、
その上に該第１の化合物半導体層よりもエネルギーギャ
ップが小さい第２の化合物半導体層を成長する工程と、
その上に該第２の化合物半導体層よりもエネルギーギャ
ップが大きい第３の化合物半導体層を成長する工程と、
該第２の化合物半導体層の両端にソース電極とドレイン
電極を形成する工程と、該第３の化合物半導体層の平坦
面の上にゲート電極を形成する工程を含み、該第１の化
合物半導体層と第３の化合物半導体層の双方あるいはそ
の一方を、アンドープの化合物半導体層を成長する工程
と、その成長の途中でｎ型不純物をδドーピングする工
程と、さらにその上にアンドープの化合物半導体層を再
び成長する工程によって形成し、δドーピングしない化
合物半導体層をｎ型に均一ドーピングして、該傾斜面に
幅が狭い量子井戸を、また、平坦面に幅が広い量子井戸
を形成し、チャネル数が異なる二つの量子井戸を連続し
て形成することを特徴とする半導体装置の製造方法。 - 【請求項１５】 ｎ型のδドーピング層を形成する不純
物がシリコンであることを特徴とする請求項１４に記載
された半導体装置の製造方法。 - 【請求項１６】 段差基板の平坦面が（１００）面で、
傾斜面が（１１１）Ａ面であることを特徴とする請求項
７ないし請求項１５のいずれか１項に記載された半導体
装置の製造方法。 - 【請求項１７】 結晶成長時の基板温度が５３０℃ない
し５５０℃であり、III-Ｖ族化合物半導体の結晶成長時
のＶ/III比が１４ないし１６であることを特徴とする請
求項７ないし請求項１６のいずれか１項に記載された半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13482292A JPH05335594A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置およびその製造方法 |
| EP92307585A EP0537889A2 (en) | 1991-10-14 | 1992-08-19 | Quantum interference effect semiconductor device and method of producing the same |
| US07/931,479 US5406094A (en) | 1991-10-14 | 1992-08-19 | Quantum interference effect semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13482292A JPH05335594A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335594A true JPH05335594A (ja) | 1993-12-17 |
Family
ID=15137289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13482292A Withdrawn JPH05335594A (ja) | 1991-10-14 | 1992-05-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101719510A (zh) * | 2008-10-09 | 2010-06-02 | 三星电子株式会社 | 量子干涉晶体管及其制造和操作方法 |
-
1992
- 1992-05-27 JP JP13482292A patent/JPH05335594A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101719510A (zh) * | 2008-10-09 | 2010-06-02 | 三星电子株式会社 | 量子干涉晶体管及其制造和操作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |