JPH05328795A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05328795A JPH05328795A JP15881892A JP15881892A JPH05328795A JP H05328795 A JPH05328795 A JP H05328795A JP 15881892 A JP15881892 A JP 15881892A JP 15881892 A JP15881892 A JP 15881892A JP H05328795 A JPH05328795 A JP H05328795A
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Abstract
(57)【要約】 （修正有）
【目的】 立ち上がり時及び立ち下がり時のオーバーシ
ュートやアンダーシュートが生じない緩やかな波形の信
号を出力できるようにし、モータ等の駆動制御時にモー
タ等から発生する電気ノイズや騒音を小さくできる出力
バッファ回路を得る。 【構成】 入力信号を入力する第１のバッファ回路１０
ｅから出力された信号をシフトレジスタ６ａ，６ｂに入
力し、このシフトレジスタ６ａ，６ｂの出力信号によっ
て第２のバッファ回路１０ａ〜１０ｄをそれぞれオン／
オフ制御する。これにより出力バッファ回路全体のオン
抵抗を徐々に変化させることができ立ち上がり及び立ち
下がりの緩やかな波形の出力信号が得られる。
ュートやアンダーシュートが生じない緩やかな波形の信
号を出力できるようにし、モータ等の駆動制御時にモー
タ等から発生する電気ノイズや騒音を小さくできる出力
バッファ回路を得る。 【構成】 入力信号を入力する第１のバッファ回路１０
ｅから出力された信号をシフトレジスタ６ａ，６ｂに入
力し、このシフトレジスタ６ａ，６ｂの出力信号によっ
て第２のバッファ回路１０ａ〜１０ｄをそれぞれオン／
オフ制御する。これにより出力バッファ回路全体のオン
抵抗を徐々に変化させることができ立ち上がり及び立ち
下がりの緩やかな波形の出力信号が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タ等に内蔵されて、ステッピングモータ等を駆動制御す
るための出力バッファ回路に関するものである。
タ等に内蔵されて、ステッピングモータ等を駆動制御す
るための出力バッファ回路に関するものである。
【０００２】
【従来の技術】図６は、従来のこの種の出力バッファ回
路の回路図、図７はその出力波形を示した図である。図
６において、１は本出力バッファ回路へ入力される信号
（データ）の入力線、２は本出力バッファ回路をオン／
オフ制御するための制御信号線、３ａは一方の入力端が
入力線１に接続され、他方の入力端が制御信号線２に接
続されたＮＡＮＤゲート、３ｂは一方の入力端が入力線
１に接続され、他方の入力端がＮＯＴゲート３ｃを介し
て制御信号線２に接続されたＮＯＲゲート、４ａは一端
が電源に接続され、上記ＮＡＮＤゲート３ａの出力信号
によって制御されるＰチャネルトランジスタ、４ｂは一
端が接続され、上記ＮＯＲゲート３ｂの出力信号によっ
て制御されるＮチャネルトランジスタ、５は上記Ｐチャ
ネルトランジスタ４ａとＮチャネルトランジスタ４ｂと
の接続点に接続されている本出力バッファ回路の出力線
である。
路の回路図、図７はその出力波形を示した図である。図
６において、１は本出力バッファ回路へ入力される信号
（データ）の入力線、２は本出力バッファ回路をオン／
オフ制御するための制御信号線、３ａは一方の入力端が
入力線１に接続され、他方の入力端が制御信号線２に接
続されたＮＡＮＤゲート、３ｂは一方の入力端が入力線
１に接続され、他方の入力端がＮＯＴゲート３ｃを介し
て制御信号線２に接続されたＮＯＲゲート、４ａは一端
が電源に接続され、上記ＮＡＮＤゲート３ａの出力信号
によって制御されるＰチャネルトランジスタ、４ｂは一
端が接続され、上記ＮＯＲゲート３ｂの出力信号によっ
て制御されるＮチャネルトランジスタ、５は上記Ｐチャ
ネルトランジスタ４ａとＮチャネルトランジスタ４ｂと
の接続点に接続されている本出力バッファ回路の出力線
である。
【０００３】次に、動作について説明する。入力線１及
び制御信号線２にハイレベル信号を与えると、ＮＡＮＤ
ゲート３ａはローレベル信号を出力し、Ｐチャネルトラ
ンジスタ４ａはオンする。一方、ＮＯＴゲート３ｃはロ
ーレベル信号を出力し、ＮＯＲゲート３ｂはＮＯＴゲー
ト３ｃからのローレベル信号と入力線１からのハイレベ
ル信号とを入力し、ローレベル信号を出力する。これに
よりＮチャネルトランジスタ４ｂはオフする。したがっ
て出力線５からはハイレベル信号が出力される。
び制御信号線２にハイレベル信号を与えると、ＮＡＮＤ
ゲート３ａはローレベル信号を出力し、Ｐチャネルトラ
ンジスタ４ａはオンする。一方、ＮＯＴゲート３ｃはロ
ーレベル信号を出力し、ＮＯＲゲート３ｂはＮＯＴゲー
ト３ｃからのローレベル信号と入力線１からのハイレベ
ル信号とを入力し、ローレベル信号を出力する。これに
よりＮチャネルトランジスタ４ｂはオフする。したがっ
て出力線５からはハイレベル信号が出力される。
【０００４】次に入力線１にローレベル信号を、制御信
号線２にハイレベル信号をそれぞれ与えると、ＮＡＮＤ
ゲート３ａはハイレベル信号を出力し、Ｐチャネルトラ
ンジスタ４ａはオフする。一方、ＮＯＲゲート３ｂは、
ＮＯＴゲート３ｃからのローレベル信号と入力線１から
のローレベル信号とを入力し、ハイレベル信号を出力す
る。これによりＮチャネルトランジスタ４ｂはオンす
る。したがって出力線５からはローレベル信号が出力さ
れる。
号線２にハイレベル信号をそれぞれ与えると、ＮＡＮＤ
ゲート３ａはハイレベル信号を出力し、Ｐチャネルトラ
ンジスタ４ａはオフする。一方、ＮＯＲゲート３ｂは、
ＮＯＴゲート３ｃからのローレベル信号と入力線１から
のローレベル信号とを入力し、ハイレベル信号を出力す
る。これによりＮチャネルトランジスタ４ｂはオンす
る。したがって出力線５からはローレベル信号が出力さ
れる。
【０００５】この従来例においては上述したように入力
線１にハイレベル信号あるいはローレベル信号が与えら
れると、図７に示すような方形波信号（パルス）５ａが
出力線５から出力される。即ち、この従来例では単に方
形波信号５ａのみ出力される。
線１にハイレベル信号あるいはローレベル信号が与えら
れると、図７に示すような方形波信号（パルス）５ａが
出力線５から出力される。即ち、この従来例では単に方
形波信号５ａのみ出力される。
【０００６】
【発明が解決しようとする課題】従来の出力バッファ回
路は以上のように構成されているので、方形波信号のみ
しか出力できない。したがって、次のような問題点が生
じる。例えば、方形波信号をステッピングモータに入力
すると、モータの回転子は図８に示すような特性を示
す。すなわち、回転子は立ち上がり時間Ｔの後にオーバ
ーシュートを生じ、固有の減衰振動をしながらセトリン
グタイムまで振動して停止する。このような応答特性の
モータに連続して方形波を入力すると、図８の時刻Ｔ１
からＴ２の間は逆にトルクが作用し、この間に次の方形
波信号が入力されると、回転子は逆転あるいは不安定と
なり、スポット的に共振と呼ばれる振動が発生し、回転
音も大きくなってモータノイズが発生するという問題点
があった。
路は以上のように構成されているので、方形波信号のみ
しか出力できない。したがって、次のような問題点が生
じる。例えば、方形波信号をステッピングモータに入力
すると、モータの回転子は図８に示すような特性を示
す。すなわち、回転子は立ち上がり時間Ｔの後にオーバ
ーシュートを生じ、固有の減衰振動をしながらセトリン
グタイムまで振動して停止する。このような応答特性の
モータに連続して方形波を入力すると、図８の時刻Ｔ１
からＴ２の間は逆にトルクが作用し、この間に次の方形
波信号が入力されると、回転子は逆転あるいは不安定と
なり、スポット的に共振と呼ばれる振動が発生し、回転
音も大きくなってモータノイズが発生するという問題点
があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、出力バッファ回路全体のオン
抵抗を徐々に変化することにより、立ち上がり及び立ち
下がりの緩やかな、オーバーシュートやアンダーシュー
トの生じない信号波形の出力を可能にし、モータ等の駆
動制御時にモータ等から発生する電気ノイズや騒音を小
さくできる出力バッファ回路を得ることを目的とする。
るためになされたもので、出力バッファ回路全体のオン
抵抗を徐々に変化することにより、立ち上がり及び立ち
下がりの緩やかな、オーバーシュートやアンダーシュー
トの生じない信号波形の出力を可能にし、モータ等の駆
動制御時にモータ等から発生する電気ノイズや騒音を小
さくできる出力バッファ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る出力バッ
ファ回路は、入力信号を入力する第１のバッファ回路１
０ｅと、出力端が互いに接続され目的とする波形の信号
を出力する複数の第２のバッファ回路１０ａ〜１０ｄ
と、上記第１のバッファ回路１０ｅからの出力信号をラ
ッチし順次シフトして上記各第２のバッファ回路１０ａ
〜１０ｄに順次与えるとともに上記各第２のバッファ回
路１０ａ〜１０ｄをオン／オフ制御するシフトレジスタ
６ａ，６ｂとを備えたものである。
ファ回路は、入力信号を入力する第１のバッファ回路１
０ｅと、出力端が互いに接続され目的とする波形の信号
を出力する複数の第２のバッファ回路１０ａ〜１０ｄ
と、上記第１のバッファ回路１０ｅからの出力信号をラ
ッチし順次シフトして上記各第２のバッファ回路１０ａ
〜１０ｄに順次与えるとともに上記各第２のバッファ回
路１０ａ〜１０ｄをオン／オフ制御するシフトレジスタ
６ａ，６ｂとを備えたものである。
【０００９】また、この発明に係る出力バッファ回路
は、更に、上記第１のバッファ回路１０ｅからの通常の
方形波の出力信号と上記第２のバッファ回路１０ａ〜１
０ｄからの立ち上がり及び立ち下がりを緩やかにした出
力信号とのどちらか一方を選択する選択回路１６を備え
たものである。
は、更に、上記第１のバッファ回路１０ｅからの通常の
方形波の出力信号と上記第２のバッファ回路１０ａ〜１
０ｄからの立ち上がり及び立ち下がりを緩やかにした出
力信号とのどちらか一方を選択する選択回路１６を備え
たものである。
【００１０】
【作用】シフトレジスタ６ａ，６ｂは、入力信号を入力
した第１のバッファ回路１０ｅの出力信号をラッチして
順次シフトしていく。各第２のバッファ回路１０ａ〜１
０ｄは、シフトレジスタ６ａ，６ｂからの出力信号によ
ってオン／オフ制御される。したがって、各第２のバッ
ファ回路１０ａ〜１０ｄからはシフトレジスタ６ａ，６
ｂの内容に応じた波形の出力信号が出力される。即ち、
回路全体のオン抵抗が徐々に変化するので、波形の立ち
上がり及び立ち下がりの緩やかな出力信号が得られる。
した第１のバッファ回路１０ｅの出力信号をラッチして
順次シフトしていく。各第２のバッファ回路１０ａ〜１
０ｄは、シフトレジスタ６ａ，６ｂからの出力信号によ
ってオン／オフ制御される。したがって、各第２のバッ
ファ回路１０ａ〜１０ｄからはシフトレジスタ６ａ，６
ｂの内容に応じた波形の出力信号が出力される。即ち、
回路全体のオン抵抗が徐々に変化するので、波形の立ち
上がり及び立ち下がりの緩やかな出力信号が得られる。
【００１１】また、選択回路１６は、第１のバッファ回
路１０ｅからの出力信号あるいは第２のバッファ回路１
０ａ〜１０ｄからの出力信号を選択して出力する。
路１０ｅからの出力信号あるいは第２のバッファ回路１
０ａ〜１０ｄからの出力信号を選択して出力する。
【００１２】
【実施例】実施例１．図１はこの発明の一実施例に係る
出力バッファ回路の回路図である。図１において、１０
ｅは入力信号を入力する第１のバッファ回路、１０ａ〜
１０ｄは出力端が互いに接続され目的とする方形波信号
を出力する第２のバッファ回路、６ａ，６ｂは第１のバ
ッファ回路１０ｅからの出力信号をラッチし順次シフト
して各第２のバッファ回路１０ａ〜１０ｄに順次与えら
れるとともに各第２のバッファ回路１０ａ〜１０ｄをオ
ン／オフ制御するシフトレジスタ、７はシフトレジスタ
６ａ，６ｂの内容を図中の矢印の方向に同時にシフトさ
せるシフト信号を出力するタイマ、８はＮＯＲゲート、
９ａ〜９ｄはＯＲゲート、２は第１のバッファ回路１０
ｅをオン／オフ制御するための制御信号線、１１は本出
力バッファ回路の入力線、１２は本出力バッファ回路の
出力線である。シフトレジスタ６ａはフリップフロップ
Ｄ０〜Ｄ３を有し、各フリップフロップＤ０〜Ｄ３の出
力信号は各第２のバッファ回路１０ａ〜１０ｄに与えら
れると共にＮＯＲゲート８に与えられる。シフトレジス
タ６６はフリップフロップＤ４〜Ｄ７を有し、各フリッ
プフロップＤ４〜Ｄ７の出力信号は各ＯＲゲート９ａ〜
９ｄに与えられる。各ＯＲゲート９ａ〜９ｄにおいて、
一方の入力端はＮＯＲゲート８の出力端に接続され、他
方の入力端は各フリップフロップＤ４〜Ｄ７の出力端に
接続され、出力端は各第２のバッファ回路１０ａ〜１０
ｄの制御端に接続されている。
出力バッファ回路の回路図である。図１において、１０
ｅは入力信号を入力する第１のバッファ回路、１０ａ〜
１０ｄは出力端が互いに接続され目的とする方形波信号
を出力する第２のバッファ回路、６ａ，６ｂは第１のバ
ッファ回路１０ｅからの出力信号をラッチし順次シフト
して各第２のバッファ回路１０ａ〜１０ｄに順次与えら
れるとともに各第２のバッファ回路１０ａ〜１０ｄをオ
ン／オフ制御するシフトレジスタ、７はシフトレジスタ
６ａ，６ｂの内容を図中の矢印の方向に同時にシフトさ
せるシフト信号を出力するタイマ、８はＮＯＲゲート、
９ａ〜９ｄはＯＲゲート、２は第１のバッファ回路１０
ｅをオン／オフ制御するための制御信号線、１１は本出
力バッファ回路の入力線、１２は本出力バッファ回路の
出力線である。シフトレジスタ６ａはフリップフロップ
Ｄ０〜Ｄ３を有し、各フリップフロップＤ０〜Ｄ３の出
力信号は各第２のバッファ回路１０ａ〜１０ｄに与えら
れると共にＮＯＲゲート８に与えられる。シフトレジス
タ６６はフリップフロップＤ４〜Ｄ７を有し、各フリッ
プフロップＤ４〜Ｄ７の出力信号は各ＯＲゲート９ａ〜
９ｄに与えられる。各ＯＲゲート９ａ〜９ｄにおいて、
一方の入力端はＮＯＲゲート８の出力端に接続され、他
方の入力端は各フリップフロップＤ４〜Ｄ７の出力端に
接続され、出力端は各第２のバッファ回路１０ａ〜１０
ｄの制御端に接続されている。
【００１３】図２は図１中の第１のバッファ回路１０
ｅ、第２のバッファ回路１０ａ〜１０ｄの各内部の回路
図であり、詳細については従来例で説明したので、ここ
では説明を省略する。
ｅ、第２のバッファ回路１０ａ〜１０ｄの各内部の回路
図であり、詳細については従来例で説明したので、ここ
では説明を省略する。
【００１４】次に図１の回路図及び図３のタイミングチ
ャートを参照してこの実施例の動作について説明する。
以下の説明で、“０”はローレベル信号、“１”はハイ
レベル信号を示す。
ャートを参照してこの実施例の動作について説明する。
以下の説明で、“０”はローレベル信号、“１”はハイ
レベル信号を示す。
【００１５】まず、入力線１１から第１のバッファ回路
１０ｅに“０”が入力され続けている間はシフトレジス
タ６ａ及び６ｂないのフリップフロップＤ０〜Ｄ７の内
容はすべて“０”になっている。この期間だけＮＯＲゲ
ート８は動作し、“１”を出力する。そしてＯＲゲート
９ａ〜９ｄはすべて“１”を出力するため、第２のバッ
ファ回路１０ａ〜１０ｄはすべて“０”を出力し、出力
線１２からの出力信号は“０”になる（図３中ｔ７〜ｔ
０の期間）。
１０ｅに“０”が入力され続けている間はシフトレジス
タ６ａ及び６ｂないのフリップフロップＤ０〜Ｄ７の内
容はすべて“０”になっている。この期間だけＮＯＲゲ
ート８は動作し、“１”を出力する。そしてＯＲゲート
９ａ〜９ｄはすべて“１”を出力するため、第２のバッ
ファ回路１０ａ〜１０ｄはすべて“０”を出力し、出力
線１２からの出力信号は“０”になる（図３中ｔ７〜ｔ
０の期間）。
【００１６】次に、入力線１１から第１のバッファ回路
１０ｅに“１”が送られてきている時に第１のバッファ
回路１０ｅをオンさせる制御信号（図３の（ａ）の最初
の立ち上がりの部分）が送られてくると、第１のバッフ
ァ回路１０ｅは“１”を出力する。この後入力線１１に
“０”が再び送られてきた場合、第１のバッファ回路１
０ｅの出力信号はｔ０〜ｔ４の期間だけ“１”で、時刻
ｔ４以降は“０”を出力する。第１のバッファ回路１０
ｅの出力信号が時刻ｔ０で“０”から“１”に変化する
と、フリップフロップＤ０及びＤ４の内容は“１”にな
り、フリップフロップＤ１〜Ｄ３及びＤ５〜Ｄ７の内容
は“０”になる（図３中ｔ０〜ｔ１の期間）。この時Ｎ
ＯＲゲート８は動作せず、従って第２のバッファ回路１
０ａ〜１０ｄの出力信号は、バッファ回路１０ａが
“１”で、バッファ回路１０ｂ〜１０ｄの出力はすべて
“ハイインピーダンス状態”となる。
１０ｅに“１”が送られてきている時に第１のバッファ
回路１０ｅをオンさせる制御信号（図３の（ａ）の最初
の立ち上がりの部分）が送られてくると、第１のバッフ
ァ回路１０ｅは“１”を出力する。この後入力線１１に
“０”が再び送られてきた場合、第１のバッファ回路１
０ｅの出力信号はｔ０〜ｔ４の期間だけ“１”で、時刻
ｔ４以降は“０”を出力する。第１のバッファ回路１０
ｅの出力信号が時刻ｔ０で“０”から“１”に変化する
と、フリップフロップＤ０及びＤ４の内容は“１”にな
り、フリップフロップＤ１〜Ｄ３及びＤ５〜Ｄ７の内容
は“０”になる（図３中ｔ０〜ｔ１の期間）。この時Ｎ
ＯＲゲート８は動作せず、従って第２のバッファ回路１
０ａ〜１０ｄの出力信号は、バッファ回路１０ａが
“１”で、バッファ回路１０ｂ〜１０ｄの出力はすべて
“ハイインピーダンス状態”となる。
【００１７】次に、時刻ｔ１でタイマ７からの制御信号
により、シフトレジスタ６ａ及び６ｂの内容が図中の矢
印の方向にシフトすると、（図３のｔ１〜ｔ２の期間）
ＮＯＲゲート８は動作せず、第２のバッファ回路１０ａ
及び１０ｂが“１”を出力し、第２のバッファ回路１０
ｃ及び１０ｄは“ハイインピーダンス状態”となり、出
力バッファ回路全体としてのオン抵抗はｔ０〜ｔ１の期
間よりも小さくなる。さらに、時刻ｔ２でシフトレジス
タ６ａ及び６ｂの内容が矢印方向にシフトすると、第２
のバッファ回路１０ａ，１０ｂ及び１０ｃの出力信号が
“１”、第２のバッファ回路１０ｄの出力信号が“ハイ
インピーダンス状態”となり、出力バッファ回路全体の
オン抵抗はさらに小さくなる（図３のｔ２〜ｔ３の期
間）。そして、時刻ｔ３でシフトレジスタ６ａ及び６ｂ
の内容がシフトすると、そのフリップフロップＤ０〜Ｄ
７の内容はすべて“１”になり、従って第２のバッファ
回路１０ａ〜１０ｄの出力信号はすべて“１”になり、
出力バッファ回路全体のオン抵抗は最小となる（図３の
ｔ２〜ｔ３の期間）。
により、シフトレジスタ６ａ及び６ｂの内容が図中の矢
印の方向にシフトすると、（図３のｔ１〜ｔ２の期間）
ＮＯＲゲート８は動作せず、第２のバッファ回路１０ａ
及び１０ｂが“１”を出力し、第２のバッファ回路１０
ｃ及び１０ｄは“ハイインピーダンス状態”となり、出
力バッファ回路全体としてのオン抵抗はｔ０〜ｔ１の期
間よりも小さくなる。さらに、時刻ｔ２でシフトレジス
タ６ａ及び６ｂの内容が矢印方向にシフトすると、第２
のバッファ回路１０ａ，１０ｂ及び１０ｃの出力信号が
“１”、第２のバッファ回路１０ｄの出力信号が“ハイ
インピーダンス状態”となり、出力バッファ回路全体の
オン抵抗はさらに小さくなる（図３のｔ２〜ｔ３の期
間）。そして、時刻ｔ３でシフトレジスタ６ａ及び６ｂ
の内容がシフトすると、そのフリップフロップＤ０〜Ｄ
７の内容はすべて“１”になり、従って第２のバッファ
回路１０ａ〜１０ｄの出力信号はすべて“１”になり、
出力バッファ回路全体のオン抵抗は最小となる（図３の
ｔ２〜ｔ３の期間）。
【００１８】さらにシフトレジスタ６ａ，６ｂ内のデー
タのシフトが進み、ｔ４〜ｔ７の期間になると、これま
での逆で、第２のバッファ回路１０ａ〜１０ｄの出力信
号順に“１”から“ハイインピーダンス状態”へとシフ
トしていく。従って、この期間においては出力バッファ
回路全体としてのオン抵抗は、シフトレジスタ６ａ，６
ｂ内のデータのシフトにつれて増加する。そして、時刻
ｔ７以降は再びシフトレジスタ６ａ及び６ｂの内容がす
べて“０”になり、第２のバッファ回路１０ａ〜１０ｄ
の出力信号もまた“０”になる、この期間は第１のバッ
ファ回路１０ｅが再び“１”を出力するまで続く。
タのシフトが進み、ｔ４〜ｔ７の期間になると、これま
での逆で、第２のバッファ回路１０ａ〜１０ｄの出力信
号順に“１”から“ハイインピーダンス状態”へとシフ
トしていく。従って、この期間においては出力バッファ
回路全体としてのオン抵抗は、シフトレジスタ６ａ，６
ｂ内のデータのシフトにつれて増加する。そして、時刻
ｔ７以降は再びシフトレジスタ６ａ及び６ｂの内容がす
べて“０”になり、第２のバッファ回路１０ａ〜１０ｄ
の出力信号もまた“０”になる、この期間は第１のバッ
ファ回路１０ｅが再び“１”を出力するまで続く。
【００１９】本実施例における出力バッファ回路は、以
上の動作を繰り返し、その“１”期間における出力波形
は図４のようになる。図４から分かるように通常の出力
波形に対して、立ち上がり及び立ち下がりが緩やかな出
力波形になる。
上の動作を繰り返し、その“１”期間における出力波形
は図４のようになる。図４から分かるように通常の出力
波形に対して、立ち上がり及び立ち下がりが緩やかな出
力波形になる。
【００２０】実施例２．なお、上記実施例１では、常に
図４に示すような波形の信号を出力するように構成した
が、図５に示すように、ソフトウェアによりフラグレジ
スタの内容を変更できるフラグ１３で制御するマルチプ
レクサ等で実現される選択回路１６を付加することによ
り、第１のバッファ回路１０ｅからの通常の方形波の出
力信号と、第２のバッファ回路１０ａ〜１０ｄを用いて
発生する立ち上がりの緩やかな出力信号のどちらかを用
途に応じて選択できるようにしてもよい。図５に示す出
力バッファ回路では、フラグ１３の内容が“０”の場
合、選択回路１６内のＡＮＤゲート１４ａがオンし、Ａ
ＮＤゲート１４ｂがオフするため、ＯＲゲート１４ｃを
介して出力線１５から立ち上がり及び立ち下がりの緩や
かな波形の信号を出力する。フラグ１３の内容が“１”
の場合、ＡＮＤゲート１４ａはオフし、ＡＮＤゲート１
４ｂがオンして、第１のバッファ回路１０ｅの出力信号
がＯＲゲート１４ｃを介して出力されるため、回路全体
の出力波形は方形波になる。
図４に示すような波形の信号を出力するように構成した
が、図５に示すように、ソフトウェアによりフラグレジ
スタの内容を変更できるフラグ１３で制御するマルチプ
レクサ等で実現される選択回路１６を付加することによ
り、第１のバッファ回路１０ｅからの通常の方形波の出
力信号と、第２のバッファ回路１０ａ〜１０ｄを用いて
発生する立ち上がりの緩やかな出力信号のどちらかを用
途に応じて選択できるようにしてもよい。図５に示す出
力バッファ回路では、フラグ１３の内容が“０”の場
合、選択回路１６内のＡＮＤゲート１４ａがオンし、Ａ
ＮＤゲート１４ｂがオフするため、ＯＲゲート１４ｃを
介して出力線１５から立ち上がり及び立ち下がりの緩や
かな波形の信号を出力する。フラグ１３の内容が“１”
の場合、ＡＮＤゲート１４ａはオフし、ＡＮＤゲート１
４ｂがオンして、第１のバッファ回路１０ｅの出力信号
がＯＲゲート１４ｃを介して出力されるため、回路全体
の出力波形は方形波になる。
【００２１】実施例３．ところで、上記実施例１，２で
は、１つのシフトレジスタのフリップフロップの数を４
個づつとして構成したが、各シフトレジスタ内のフリッ
プフロップの数を５個以上にして、これらに接続する第
２のバッファ回路の数も対応して増やして構成すること
により、より細かに出力バッファ回路全体のオン抵抗を
変化することができることは言うまでもない。 また、
上記実施例では、同じゲート容量のトランジスタからな
る複数のバッファ回路の切り換えについて述べたが、各
トランジスタのゲート容量を任意に設定することによ
り、出力バッファ回路全体のオン抵抗を細かに変化させ
ることができる。
は、１つのシフトレジスタのフリップフロップの数を４
個づつとして構成したが、各シフトレジスタ内のフリッ
プフロップの数を５個以上にして、これらに接続する第
２のバッファ回路の数も対応して増やして構成すること
により、より細かに出力バッファ回路全体のオン抵抗を
変化することができることは言うまでもない。 また、
上記実施例では、同じゲート容量のトランジスタからな
る複数のバッファ回路の切り換えについて述べたが、各
トランジスタのゲート容量を任意に設定することによ
り、出力バッファ回路全体のオン抵抗を細かに変化させ
ることができる。
【００２２】
【発明の効果】以上のように本発明によれば、入力信号
を入力する第１のバッファ回路と、出力端が互いに接続
され目的とする波形の信号を出力する複数の第２のバッ
ファ回路と、第１のバッファ回路の出力信号をラッチし
順次シフトして各第２のバッファ回路に順次与えるとと
もに各第２のバッファ回路をオン／オフ制御するシフト
レジスタとを備えて構成したので、シフトレジスタの内
容により出力バッファ回路全体のオン抵抗を徐々に変化
させることができ、これにより立ち上がり及び立ち下が
りの緩やかな、オーバーシュートやアンダーシュートの
生じない波形の信号を出力でき、したがってモータ等の
駆動制御時にモータ等から発生する電気ノイズや騒音を
小さくできるという効果が得られる。
を入力する第１のバッファ回路と、出力端が互いに接続
され目的とする波形の信号を出力する複数の第２のバッ
ファ回路と、第１のバッファ回路の出力信号をラッチし
順次シフトして各第２のバッファ回路に順次与えるとと
もに各第２のバッファ回路をオン／オフ制御するシフト
レジスタとを備えて構成したので、シフトレジスタの内
容により出力バッファ回路全体のオン抵抗を徐々に変化
させることができ、これにより立ち上がり及び立ち下が
りの緩やかな、オーバーシュートやアンダーシュートの
生じない波形の信号を出力でき、したがってモータ等の
駆動制御時にモータ等から発生する電気ノイズや騒音を
小さくできるという効果が得られる。
【００２３】また、本発明によれば、第１のバッファ回
路からの通常の方形波の出力信号と、第２のバッファ回
路からの立ち上がり及び立ち下がりを緩やかにした出力
信号とのどちらか一方を選択する選択回路を設けたの
で、ユーザの多用なニーズに応えることができるという
効果が得られる。
路からの通常の方形波の出力信号と、第２のバッファ回
路からの立ち上がり及び立ち下がりを緩やかにした出力
信号とのどちらか一方を選択する選択回路を設けたの
で、ユーザの多用なニーズに応えることができるという
効果が得られる。
【図１】この発明の一実施例による係る出力バッファ回
路の回路図である。
路の回路図である。
【図２】図１中の第１，第２のバッファ回路の回路図で
ある。
ある。
【図３】この実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図４】この実施例による出力波形図である。
【図５】この発明の他の実施例に係る出力バッファ回路
の回路図である。
の回路図である。
【図６】従来の出力バッファ回路の回路図である。
【図７】この従来例による出力波形図である。
【図８】ステッピングモータの過渡特性図である。
６ａ，６ｂ シフトレジスタ １０ｅ 第１のバッファ回路 １０ａ〜１０ｄ 第２のバッファ回路 １６ 選択回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】実施例１．図１はこの発明の一実施例に係る
出力バッファ回路の回路図である。図１において、１０
ｅは入力信号を入力する第１のバッファ回路、１０ａ〜
１０ｄは出力端が互いに接続され目的とする方形波信号
を出力する第２のバッファ回路、６ａ，６ｂは第１のバ
ッファ回路１０ｅからの出力信号をラッチし順次シフト
して各第２のバッファ回路１０ａ〜１０ｄに順次与えら
れるとともに各第２のバッファ回路１０ａ〜１０ｄをオ
ン／オフ制御するシフトレジスタ、７はシフトレジスタ
６ａ，６ｂの内容を図中の矢印の方向に同時にシフトさ
せるシフト信号を出力するタイマ、８はＮＯＲゲート、
９ａ〜９ｄはＯＲゲート、２は第１のバッファ回路１０
ｅをオン／オフ制御するための制御信号線、１１は本出
力バッファ回路の入力線、１２は本出力バッファ回路の
出力線である。シフトレジスタ６ａはフリップフロップ
Ｄ０〜Ｄ３を有し、各フリップフロップＤ０〜Ｄ３の出
力信号は各第２のバッファ回路１０ａ〜１０ｄに与えら
れると共にＮＯＲゲート８に与えられる。シフトレジス
タ６ｂはフリップフロップＤ４〜Ｄ７を有し、各フリッ
プフロップＤ４〜Ｄ７の出力信号は各ＯＲゲート９ａ〜
９ｄに与えられる。各ＯＲゲート９ａ〜９ｄにおいて、
一方の入力端はＮＯＲゲート８の出力端に接続され、他
方の入力端は各フリップフロップＤ４〜Ｄ７の出力端に
接続され、出力端は各第２のバッファ回路１０ａ〜１０
ｄの制御端に接続されている。
出力バッファ回路の回路図である。図１において、１０
ｅは入力信号を入力する第１のバッファ回路、１０ａ〜
１０ｄは出力端が互いに接続され目的とする方形波信号
を出力する第２のバッファ回路、６ａ，６ｂは第１のバ
ッファ回路１０ｅからの出力信号をラッチし順次シフト
して各第２のバッファ回路１０ａ〜１０ｄに順次与えら
れるとともに各第２のバッファ回路１０ａ〜１０ｄをオ
ン／オフ制御するシフトレジスタ、７はシフトレジスタ
６ａ，６ｂの内容を図中の矢印の方向に同時にシフトさ
せるシフト信号を出力するタイマ、８はＮＯＲゲート、
９ａ〜９ｄはＯＲゲート、２は第１のバッファ回路１０
ｅをオン／オフ制御するための制御信号線、１１は本出
力バッファ回路の入力線、１２は本出力バッファ回路の
出力線である。シフトレジスタ６ａはフリップフロップ
Ｄ０〜Ｄ３を有し、各フリップフロップＤ０〜Ｄ３の出
力信号は各第２のバッファ回路１０ａ〜１０ｄに与えら
れると共にＮＯＲゲート８に与えられる。シフトレジス
タ６ｂはフリップフロップＤ４〜Ｄ７を有し、各フリッ
プフロップＤ４〜Ｄ７の出力信号は各ＯＲゲート９ａ〜
９ｄに与えられる。各ＯＲゲート９ａ〜９ｄにおいて、
一方の入力端はＮＯＲゲート８の出力端に接続され、他
方の入力端は各フリップフロップＤ４〜Ｄ７の出力端に
接続され、出力端は各第２のバッファ回路１０ａ〜１０
ｄの制御端に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】制御信号線２に“１”が入力され、第１の
バッファ回路１０ｅが動作状態にある場合について説明
する。まず、入力線１１から第１のバッファ回路１０ｅ
に“０”が入力され続けている間はシフトレジスタ６ａ
及び６ｂ内のフリップフロップＤ０〜Ｄ７の内容はすべ
て“０”になっている。この期間だけＮＯＲゲート８は
動作し、“１”を出力する。そしてＯＲゲート９ａ〜９
ｄはすべて“１”を出力するため、第２のバッファ回路
１０ａ〜１０ｄはすべて“０”を出力し、出力線１２か
らの出力信号は“０”になる（図３中ｔ７〜ｔ０の期
間）。
バッファ回路１０ｅが動作状態にある場合について説明
する。まず、入力線１１から第１のバッファ回路１０ｅ
に“０”が入力され続けている間はシフトレジスタ６ａ
及び６ｂ内のフリップフロップＤ０〜Ｄ７の内容はすべ
て“０”になっている。この期間だけＮＯＲゲート８は
動作し、“１”を出力する。そしてＯＲゲート９ａ〜９
ｄはすべて“１”を出力するため、第２のバッファ回路
１０ａ〜１０ｄはすべて“０”を出力し、出力線１２か
らの出力信号は“０”になる（図３中ｔ７〜ｔ０の期
間）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に、時刻ｔ０〜ｔ４の期間に入力線１１
から第１のバッファ回路１０ｅに“１”が送られてくる
と、第１のバッファ回路１０ｅは図３に示すように
“１”を出力する。時刻ｔ４以降に入力線１１に“０”
が再び送られてくると、第１のバッファ回路１０ｅの出
力信号は“０”を出力する。第１のバッファ回路１０ｅ
の出力信号が時刻ｔ０で“０”から“１”に変化する
と、フリップフロップＤ０及びＤ４の内容は“１”にな
り、フリップフロップＤ１〜Ｄ３及びＤ５〜Ｄ７の内容
は“０”になる（図３中ｔ０〜ｔ１の期間）。この時Ｎ
ＯＲゲート８は動作せず、従って第２のバッファ回路１
０ａ〜１０ｄの出力信号は、バッファ回路１０ａが
“１”で、バッファ回路１０ｂ〜１０ｄの出力はすべて
“ハイインピーダンス状態”となる。
から第１のバッファ回路１０ｅに“１”が送られてくる
と、第１のバッファ回路１０ｅは図３に示すように
“１”を出力する。時刻ｔ４以降に入力線１１に“０”
が再び送られてくると、第１のバッファ回路１０ｅの出
力信号は“０”を出力する。第１のバッファ回路１０ｅ
の出力信号が時刻ｔ０で“０”から“１”に変化する
と、フリップフロップＤ０及びＤ４の内容は“１”にな
り、フリップフロップＤ１〜Ｄ３及びＤ５〜Ｄ７の内容
は“０”になる（図３中ｔ０〜ｔ１の期間）。この時Ｎ
ＯＲゲート８は動作せず、従って第２のバッファ回路１
０ａ〜１０ｄの出力信号は、バッファ回路１０ａが
“１”で、バッファ回路１０ｂ〜１０ｄの出力はすべて
“ハイインピーダンス状態”となる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (2)
- 【請求項１】 入力信号のレベル変化を方形波信号とし
て出力するバッファ回路を備えた出力バッファ回路にお
いて、入力信号を入力する第１のバッファ回路と、出力
端が互いに接続され目的とする波形の信号を出力する複
数の第２のバッファ回路と、上記第１のバッファ回路か
らの出力信号をラッチし順次シフトして上記各第２のバ
ッファ回路に順次与えるとともに上記各第２のバッファ
回路をオン／オフ制御するシフトレジスタとを設けたこ
とを特徴とする出力バッファ回路。 - 【請求項２】 入力信号のレベル変化を方形波信号とし
て出力するバッファ回路を備えた出力バッファ回路にお
いて、入力信号を入力する第１のバッファ回路と、出力
端が互いに接続され目的とする波形の信号を出力する複
数の第２のバッファ回路と、上記第１のバッファ回路か
らの出力信号をラッチし順次シフトして上記各第２のバ
ッファ回路に順次与えるとともに上記各第２のバッファ
回路をオン／オフ制御するシフトレジスタとを設け、更
に上記第１のバッファ回路からの通常の方形波の出力信
号と、上記第２のバッファ回路からの立ち上がり及び立
ち下がりを緩やかにした出力信号とのどちらか一方を選
択する選択回路を設けたことを特徴とする出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15881892A JPH05328795A (ja) | 1992-05-26 | 1992-05-26 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15881892A JPH05328795A (ja) | 1992-05-26 | 1992-05-26 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05328795A true JPH05328795A (ja) | 1993-12-10 |
Family
ID=15680043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15881892A Pending JPH05328795A (ja) | 1992-05-26 | 1992-05-26 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05328795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170556A (ja) * | 2014-03-10 | 2015-09-28 | サンケン電気株式会社 | 発光負荷の駆動装置及び車両用発光装置 |
-
1992
- 1992-05-26 JP JP15881892A patent/JPH05328795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170556A (ja) * | 2014-03-10 | 2015-09-28 | サンケン電気株式会社 | 発光負荷の駆動装置及び車両用発光装置 |
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