JPH05327485A - プログラマブル分周回路 - Google Patents

Abstract

(57)【要約】 【目的】 レジスタを使ったプログラマブル分周回路に
関し、小型化で拡張性を有するプログラマブル分周回路
を提供することを目的とする。 【構成】 基準時間信号を出力するクロック作成回路１
と、電源投入時にパワーオンリセットを出力するパワー
オンリセット回路２と、前記基準時間信号とパワーオン
リセットを基に、予め設定されたｍビット中の任意のビ
ット数だけ‘１’につくられたる設定値を順次にロード
してシフトを繰り返すシフト回路を複数だけ縦列接続
し、かつ最終のシフト出力を初段のシフト入力として帰
還して加えるシフトレジスタ3-1 〜3-n と、該シフトレ
ジスタ3-1 〜3-n からのシフト出力を所定回数だけ分周
し、任意の周波数に分周するカウンタ４を設けるように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レジスタを使ったプロ
グラマブル分周回路に関するものである。

【０００２】

【従来の技術】以下において、図４と図５をもちいて従
来例を説明する。図４は従来の一実施例回路の構成を示
す図であり、図５は従来の一実施例回路のタイミングを
示す図である。

【０００３】図４において、21はクロック作成回路、21
a は極性反転のノアゲートである。22はパワーオンリセ
ット回路であり、抵抗器Ｒ₂₂とコンデンサＣ₂₂とダイオ
ードＤ₂₂およびノアゲート22a,22b よりなり、電源投入
時は‘Ｌ’（‘０’）になり以後は‘Ｈ’（‘１’）に
なるパワーオンリセットをノアゲート22b から出力す
る。

【０００４】また、23は例えば４個のスイッチ23a 〜ス
イッチ23d よりなるスイッチ回路であり、24はカウン
タ、25はフリップフロップ（ＦＦ）、26はアンドゲート
であり、そして、27はＪ−ＫＦＦである。

【０００５】スイッチ回路23において、スイッチ23a が
＋５Ｖ側にあれば、カウンタ22の端子Ａの設定値（最下
位ビット）は‘１’に設定される。また、スイッチ23a
がアース側にあればカウンタ22の端子Ａの設定値は
‘０’に設定される。

【０００６】同様に、他のスイッチ23b 〜スイッチ23d
でカウンタ24の端子Ｂ、Ｃ、Ｄ（最上位ビット）の設定
値を‘１’か‘０’に設定する。図５において、(a) は
クロック作成回路21が出力するクロックであり、(b) は
ノアゲート21a が出力する前記クロック(a) の反転クロ
ックである。

【０００７】なお、(c) はアンドゲート26が出力するカ
ウンタ24のロード信号であり、(d)〜(g) はカウンタ24
のカウント結果ＱA 〜ＱD である。そして、(h) はカウ
ンタ24のCARRY OUTPUT端子より送出されるキヤリ出力で
ある。

【０００８】また、(i) はＦＦ25の＊Ｑ信号（Ｑ信号の
極性反転信号）であり、(j) はＪ−ＫＦＦ27のＱ信号で
ある。いま、カウンタ24には一例として１６進カウント
の半導体素子ＬＳ１６１を、ＦＦ25には一例として半導
体素子ＬＳ７４を、また、Ｊ−ＫＦＦ27には一例として
半導体素子ＬＳ１０７を用いるものとする。

【０００９】なお、スイッチ回路23の操作で、カウンタ
24の端子Ｄ、Ｃ、Ｂ、Ａの設定値を例えば、１、１、
０、１に設定する。また、カウンタ24のセット端子Ｒと
イネーブルＰ端子とイネーブルＴ端子、およびＦＦ25の
プリリセット端子ＰＲならびにＪーＫＦＦ27の端子Ｊ、
Ｋには直流電圧＋５Ｖを抵抗器Ｒを介して加え、更に、
ＦＦ25とＪ−ＫＦＦ27のリセット端子Ｒにはパワーオン
リセットを並列に印加して電源投入時に必ずリセットさ
れるようにしておく。

【００１０】ここで、図４と図５に示すように、クロッ
ク(a) をカウンタ24の端子ＣＫに加え、反転クロック
(b) をＦＦ25の端子ＣＫに加え、動作を開始させる。電
源投入時はノアゲート22b から出力されるパワーオンリ
セットは‘０’になり、このためアンドゲート26からの
ロード信号(c) も‘０’になる。

【００１１】このロード信号(c) の‘０’でクロック
(a) がカウンタ24に入力すると（♯13クロックと記載)
、カウンタ24はスイッチ回路23の設定値１１０１を読
み込む。すなわち、ＱA(d)＝１、ＱB(e)＝０、ＱC(f)＝
１、ＱD(g)＝１になる。

【００１２】次の♯14番目のクロックの時はロード信号
(c) は‘１’に転じており、このロード信号(c) の
‘１’でカウンタ24は１カウントアップし、ＱA(d)＝
０、ＱB(e)＝１、ＱC(f)＝１、ＱD(g)＝１になる。同様
に、次の♯15番目のクロックで更に１カウントアップし
て、ＱA(d)＝１、ＱB(e)＝１、ＱC(f)＝１、ＱD(g)＝１
になり、キヤリ出力(h) として‘１’が送出される。

【００１３】すなわち、クロック(a) の３カウント期間
ごとに、カウンタ24からのキヤリ出力(h) は‘１’にな
る。ＦＦ25はカウンタ24からのキヤリ出力(h) の‘１’
が入力すると、該キヤリ出力(h) より１／２クロック
(a) だけ後れて極性反転の＊Ｑ信号を出力する。

【００１４】ＦＦ25が出力する該＊Ｑ信号(i) は２分岐
され、一方の信号はアンドゲート26に加えられてカウン
タ22のロード信号(c) を‘０’にする。従って、カウン
タ24は初期設定され、以後は前記と同様に、♯13クロッ
ク(a) で設定値１１０１を読み込み、♯14クロック(a)
、♯15クロック(a) でカウントアップする動作を繰り
返し、♯15番目のクロック(a) でキヤリ出力(h) を送出
する。

【００１５】もう一方の＊Ｑ信号(i) はＪ−ＫＦＦ27に
入力し、３クロック(a) ごとに極性反転のＱ信号(j) を
送出する。上記したように、１６進カウンタを使った場
合は、カウント数の範囲（０〜16カウント) 内による分
周しか対応できない。

【００１６】

【発明が解決しようとする課題】従って、従来例の回路
においては、２の整数倍以外の分周（例えば３倍、５倍
の分周回路）を行う場合は、カウンタのカウント数によ
る制約が生じるようになり、カウント数の制約を除くた
めには回路規模が大きくなるという課題がある。

【００１７】本発明は、シフトレジスタを使用すること
により、小型化で拡張性を有するプログラマブル分周回
路を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明では図１に示すごとく、基準時間信号を出力
するクロック作成回路１と、電源投入時にパワーオンリ
セットを出力するパワーオンリセット回路２と、前記基
準時間信号とパワーオンリセットをもとに、予め設定さ
れたｍビット中の任意のビット数だけ‘１’につくられ
たる設定値を順次にロードしてシフトを繰り返すシフト
回路を複数だけ縦列接続し、かつ最終のシフト出力を初
段のシフト入力として帰還して加えるシフトレジスタ3-
1 〜3-nと、該シフトレジスタ3-1 〜3-n からのシフト
出力を所定回数だけ分周し、任意の周波数に分周するカ
ウンタ４を設けるように構成する。

【００１９】

【作用】本発明では図１に示すごとく、クロック作成回
路１からのクロックとパワーオンリセット回路２からの
パワーオンリセットを複数の縦列接続のシフトレジスタ
3-1 〜3-n に加え、該シフトレジスタ3-1 〜3-n におい
て予め設定されている設定値を順次にロードしシフトを
行ってから出力を送出するようにしている。

【００２０】従って、シフトレジスタ3-1 〜3-n からの
シフト出力をカウンタ４に加えて所定回数の分周を行え
ば、或る周波数から任意の周波数の波形を得ることが可
能になる。

【００２１】

【実施例】以下、図１と図２および図３により本発明を
説明する。本発明では、シフトレジスタをカウンタの代
わりに使用することで、分周回路の簡単化と拡張性を実
現している。

【００２２】図１は本発明の原理構成の回路を示す図で
ある。図１において、１はクロック作成回路であり、２
はパワーオンリセット回路である。また、3-1 〜3-n は
ｎ個縦列接続のシフトレジスタであり、４はカウンタで
ある。

【００２３】図１に示すように、ｎ個縦列接続のシフト
レジスタ3-1 〜シフトレジスタ3-nの中の初段のシフト
レジスタ3-1 の端子ＣＫにクロック作成回路１からのク
ロックを加え、各シフトレジスタ3-1 〜シフトレジスタ
3-n のシフト／ロード制御のＳ／Ｌ端子にはパワーオン
リセット回路２からのパワーオンリセットを加える。そ
して、初段のシフトレジスタ3-1 のシリアル入力端子
（SERIAL）には終段のシフトレジスタ3-n の出力ＱH を
帰還して加える。

【００２４】また、Ｍ1 ビットの中のＫ1 ビットを
‘１’にみせた第１設定値をシフトレジスタ3-1 の端子
Ａ1 に加え、以下も同様に行い、最後にＭn ビットの中
のＫn ビットを‘１’にみせた第ｎ設定値をシフトレジ
スタ3-n の端子Ａn に加える。

【００２５】図１において、電源が投入されてパワーオ
ンリセット回路２からパワーオンリセットが端子Ｓ／Ｌ
に加わると、クロック作成回路１が出力するクロックで
シフトレジスタ3-1 は第１設定値を読み込んだ後順次に
シフトして行き、該シフト結果をシフトレジスタ3-1 の
端子ＱH から出力する。

【００２６】次に、シフトレジスタ3-2 は前段のシフト
レジスタ3-1 からのデータを読み込んだ後に第２設定値
を読み込んだ後順次にシフトして行き、該シフト結果を
シフトレジスタ3-2 の端子ＱH から出力する。

【００２７】以下、シフトレジスタ3-n まで同様の動作
を繰り返すことにより、シフトレジスタ3-n の端子ＱH
からは、ｎ×Ｍビットの中にＫビット（Ｋ＝Ｋ1 ＋Ｋ2
・・・＋Ｋn ）を‘１’に見せた信号が順次シフトされ
て出力する。

【００２８】そして、このシフトレジスタ3-n の端子Ｑ
H の出力を２分し、一方の出力はシフトレジスタ3-1 の
SERIAL端子に帰還して繰り返しカウントのシフト動作を
行うようにし、もう一方の出力はカウンタ４に加えて分
周動作を行わせる。

【００２９】このように動作をさせることで、カウンタ
４の出力Ｑx は、クロックの周波数に対して、 Ｑx ＝Ｋ1 ＋Ｋ2 ＋・・・・Ｋn ／Ｍ1 ＋Ｍ2 ＋・・・
・Ｍn倍に分周されて出力する。

【００３０】以下、シフトレジスタを１個用いた例を図
２と図３に示す。図２は本発明の一実施例回路の構成を
示す図であり、図３は本発明の一実施例回路のタイミン
グを示す図である。

【００３１】図２において、11はクロック作成回路であ
り、出力するクロック(a) を次段のカウンタ15に加える
ものである。12は抵抗器Ｒ12とダイオードＤ12とコンデ
ンサＣ12とノアゲート12a により構成されるパワーオン
リセット回路であり、ノアゲート12a の出力をノアゲー
ト16で反転させて作られた反転信号(b) をカウンタ14の
Ｓ／Ｌ端子（シフト／ロード端子）のロード信号として
加え、また、ノアゲート12a の出力を直接にカウンタ15
のリセット（Ｒ）として加える。

【００３２】13は入力データプログラム用の８ビットの
設定データＡ（最下位ビット）〜設定データＨ（最上位
ビット）を作成するスイッチ回路である。なお、スイッ
チ回路13は例えば８個のスイッチ13a 〜スイッチ13h に
より構成されている。

【００３３】14は例えば８ビットのシフトレジスタ（例
えば、半導体素子ＬＳ１６６）、15はカウンタ（例え
ば、半導体素子ＬＳ８４０２０）である。図２におい
て、(a) はクロック作成回路１が出力するクロックであ
り、(b) はノアゲート16が出力するパワーオンリセット
の反転信号である。

【００３４】また、(c) はスイッチ回路13の８ビット構
成の設定データＡ〜設定データＨをシフトレジスタ14で
シフトしてつくられた信号ＱH であり、この信号ＱH を
シフトレジスタ14の端子ＳＥＲＩＡＬに帰還して連続シ
フトを実現している。

【００３５】(d) 〜(i) はカウンタ15から出力するカウ
ント結果のＱ1 〜Ｑ5 ・・・Ｑx であり、この信号Ｑx
は目的とする或るカウント数の分周信号である。なお、
図２に示すように本回路では、例えば設定データＡ、
Ｄ、Ｇは‘０’に設定し、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ（最上位
ビット）は‘１’にそれぞれ設定するように、そのため
にスイッチ回路13のスイッチ13a 〜スイッチ13h を抵抗
器Ｒを介して＋５Ｖを印加したり、またはアースに接続
したりしている。

【００３６】また、シフトレジスタ14では、シフト／ロ
ードを可能にするようＩＮＨ端子を‘０’（アース）に
設定する。そして、シフトレジスタ14の端子ＱH とカウ
ンタ15の端子ＣＫには抵抗器Ｒを介して常時＋５Ｖをプ
ルアップしておく。

【００３７】このように回路条件を持たせると、図２と
図３に示すように、 電源投入直後のクロック作成回路11からのクロック
(a) の立ち上がりで、スイッチ回路13で設定されたデー
タをシフトレジスタ14がロードする（つまり、シフトレ
ジスタ14の端子Ｓ／Ｌにパワーオンリセット(a) が
‘０’の間、スイッチ回路13の設定データＨ〜設定デー
タＡ（１０１１０１１０）をロードして読み込む）。

【００３８】シフトレジスタ14の端子Ｓ／Ｌのパワー
オンリセット(b) が解除されるつまりパワーオンリセッ
ト(b) が‘１’になると、シフトレジスタ14はロードし
たスイッチ回路13の設定データのシフトを開始し、該シ
フト結果をシフトレジスタ14からＱH(c)として出力す
る。

【００３９】図２の回路の場合、まず、ＱH(c)は設定
値Ｈの‘１’を出力し、該‘１’はSERIAL端子に帰還さ
れる。この結果、設定データＨ〜設定データＡは１ビッ
トシフトして０１１０１１０１になる。以下同様に繰り
返し動作を行い、クロック作成回路11からのクロック
(a) の８周期分でロードしたスイッチ回路13の設定デー
タ１０１１０１１０を一通り出力する。

【００４０】その場合、設定データが８周期のうち
に、３回のクロックの立ち上がりのある波形、つまりＱ
H(c)となる。 このシフトレジスタ14の出力であるＱH(c)の出力波形
をカウンタ15によって分周すると、クロック作成回路11
からのクロック(a) の８周期分の中の３回の立ち上がり
トリガーがカウンタ15でかかることになり、カウンタ15
の出力として入力するクロック(a) の３／８倍の波形が
得られる。

【００４１】なお、カウンタ15の出力はシフトレジス
タ14から出力される信号ＱH(c)の１／２分周のＱ1 (d)
、該Ｑ1 (d) の１／２分周のＱ2 (e) 、 ・・・Ｑx
(i) ・・・になる。このＱ1 (d) ・・・・Ｑx(i)・・・
の中から所望の周期の分周出力をうることができる。

【００４２】

【発明の効果】以上の説明から明らかなように本発明に
よれば、ある周波数から目的とする任意の周波数の波形
を得ることができるというの効果を奏する。

【図面の簡単な説明】

【図１】 本発明の原理構成の回路を示す図である。

【図２】 本発明の一実施例回路の構成を示す図であ
る。

【図３】 本発明の一実施例回路のタイミングを示す図
である。

【図４】 従来の一実施例回路の構成を示す図である。

【図５】 従来の一実施例回路のタイミングを示す図で
ある。

【符号の説明】

１はクロック作成回路 ２はパワーオンリセット回路 3-1 〜3-n はシフトレジスタ ４はカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準時間信号を出力するクロック作成回
   路(1) と、 電源投入時にパワーオンリセットを出力するパワーオン
   リセット回路(2) と、 前記基準時間信号とパワーオンリセットをもとに、予め
   設定されたｍビット中の任意のビット数だけ‘１’につ
   くられたる設定値を順次にロードしてシフトを繰り返す
   シフト回路を複数だけ縦列接続し、かつ最終のシフト出
   力を初段のシフト入力として帰還して加えるシフトレジ
   スタ(3-1〜3-n) と、 該シフトレジスタ(3-1〜3-n)からのシフト出力を所定回
   数だけ分周し、任意の周波数に分周するカウンタ(4) と
   を設けたことを特徴とするプログラマブル分周回路。