JPH05315978A

JPH05315978A - 自動利得制御回路

Info

Publication number: JPH05315978A
Application number: JP11364492A
Authority: JP
Inventors: Yoshiaki Kumagai; 佳晶熊谷; Yoichi Endo; 洋一遠藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-06
Filing date: 1992-05-06
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】本発明は衛星通信送信装置などで用いられる
バースト信号対応型の自動利得制御回路に関し、バース
ト信号入力に対しても安定に動作し得る自動利得制御回
路を実現することを目的とする。【構成】検出切替部５は入力信号が存在するときはメ
モリ７を書き込み可能状態とし、切替手段８を比較演算
部６よりの信号を選択させるように切替制御する。これ
により、ＶＡＴＴ２は入力信号を所望の基準値に一致さ
せるような減衰量に制御される。検出切替部５は入力信
号が断のときにはメモリ７の書き込み動作を停止させ、
切替手段８をメモリ７の出力を選択させるように切替制
御する。これにより、入力信号断の期間はＶＡＴＴ２は
メモリ７から読み出された信号に基づいて、入力信号断
の直前の減衰量に固定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自動利得制御回路に係
り、特に衛星通信送信装置などで用いられるバースト信
号対応型の自動利得制御回路に関する。

【０００２】衛星通信システムでは、衛星中継器の有効
利用等のために送信する時間を分割して各地球局に割り
当てる時分割多元接続（ＴＤＭＡ）方式を採用したり、
１チャネル毎に一つの電波を用いるＳＣＰＣ（Single C
hannel Per Carrier）方式を採用することが多く、これ
らの場合はキャリアＳＣＰＣの音声（ボイスアクティベ
ーション）やパケットなどバースト信号が一定振幅で伝
送される。

【０００３】従って、衛星通信送信装置では上記のバー
スト信号入力に対しても、安定に所定の一定振幅とする
自動利得制御（ＡＧＣ）回路が必要とされる。

【０００４】

【従来の技術】図７は従来の一例のブロック図を示す。
振幅が一定とされるべき入力信号は入力検波回路（ＩＤ
ＥＴ）１をそのまま通して可変減衰器（ＶＡＴＴ）２に
供給され、ここで後述の制御部９よりの制御信号に基づ
き減衰量が可変制御される。

【０００５】ＶＡＴＴ２の出力信号は送信装置３に供給
され、ここで例えばギガヘルツ帯の周波数に周波数変換
されたり高効率増幅された後、出力検波回路（ＯＤＥ
Ｔ）４を介して外部へ出力される一方、出力包絡線レベ
ルが検波される。出力検波回路４の出力レベル検波信号
と入力検波回路１により入力信号の包絡線レベルを検波
して得た入力レベル検波信号とは夫々比較演算部６に供
給され、ここでそれらのレベル差と基準値に応じた信号
に変換された後制御部９に供給される。

【０００６】制御部９は比較演算部６の出力信号に基づ
いてＶＡＴＴ２へ供給する制御信号レベルを可変設定
し、ＶＡＴＴ２の利得（ゲイン）を可変調整する。この
ようにして、出力検波回路４の出力信号の包絡線レベル
が、常に入力信号の包絡線レベルに対して一定の関係に
なるようにレベル制御が行なわれる。

【０００７】

【発明が解決しようとする課題】上記の従来のＡＧＣ回
路に入力信号として時刻ｔ₁〜ｔ₂，ｔ₄〜ｔ₅の期間
においてキャリアが夫々断となるバースト信号が入力さ
れるものとすると、時刻ｔ₁までは図８に示す如く従来
のＡＧＣ回路の前記した動作によって出力検波回路４の
出力信号の包絡線レベル（以下「出力レベル」という）
が制御目標の所定値に制御される。

【０００８】続く時刻ｔ₁〜ｔ₂の期間はキャリアが断
となるので、入力検波回路１及び出力検波回路４は入力
包絡線レベルがいずれもゼロと検波するため、比較演算
部６において、この両者の検波レベルの差をとってもノ
イズ成分を除きやはりゼロとなり、見掛け上は入力検波
回路１から出力検波回路４までのゲインがなくなったか
のように見える。

【０００９】このため、このキャリア断期間（ｔ₁〜ｔ
₂）では比較演算部６から制御部９を通してＶＡＴＴ２
へＶＡＴＴ２の減衰量を減らしてゲインを上げるように
制御信号が出力され続ける。この結果、ＶＡＴＴ２は限
度一杯までゲインが上げられたフルゲイン状態となる。

【００１０】このフルゲイン状態になった後、時刻ｔ₂
から所定レベルのバースト信号が入力されると、入力検
波回路１の出力検波レベルと出力検波回路４の出力検波
レベルとの差が基準値に対して大き過ぎると比較演算部
６で判断されるため、再び制御部９の制御信号によりＶ
ＡＴＴ２の減衰量が増やされてゲインが低下され、出力
検波回路４より所定の包絡線レベルの信号が取り出され
る。

【００１１】しかし、上記の制御プロセスが働くまでに
は回路遅延によって若干の時間（応答時間）を必要とす
るため、図８に示す如く時刻ｔ₂からｔ₃までのこの応
答時間内ではＶＡＴＴ２が最大ゲインに制御されたまま
であるから極めて大きなレベルの信号（キャリア）が出
力検波回路４より出力されてしまう。同様に、信号入力
復帰時刻ｔ₅からｔ₆までの応答時間内も大きなレベル
の信号（キャリア）が出力されてしまう。これは電波法
上問題であり、回線品質に対しても悪影響を与える。

【００１２】本発明は上記の点に鑑みなされたもので、
バースト信号入力に対しても安定に動作し得る自動利得
制御回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】図１は請求項１記載の発
明の原理ブロック図を示す。同図中、図７と同一構成部
分には同一符号を付し、その説明を省略する。図１にお
いて、検出切替部５は入力信号の断を検波する。メモリ
７は検出切替部５により入力信号の断が検出されないと
きは比較演算部６の出力信号を逐次更新記憶し、入力信
号の断が検出されたときは更新記憶を停止して、入力信
号の断検出時点直前の比較演算部６の出力信号を保持す
る。

【００１４】切替手段８は検出切替部５により前記入力
信号の断が検出されないときは、比較演算部６の出力信
号を選択して制御部９へ供給し、入力信号の断が検出さ
れたときはメモリ７から読み出した信号を選択して制御
部９へ供給する。

【００１５】図２は請求項２記載の発明の原理ブロック
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明を省略する。図２において、第１の遅延
手段１０は入力検波回路１よりの検波信号を所定時間遅
延して比較演算部６に供給する。第２の遅延手段１１は
出力検波回路４よりの検波信号を所定時間遅延して比較
演算部６に供給する。

【００１６】

【作用】図１において、入力信号が存在している期間で
は検出切替部５はメモリ７に対して書き込み動作を行な
わせると共に、切替手段８を比較演算部６の出力信号を
選択させるように動作する。これにより、図１の発明回
路は図７に示した従来回路と同様の自動利得制御動作を
行なう。ただし、従来と異なり、本発明ではメモリ７が
比較演算部６の出力信号を逐次更新記憶している。

【００１７】入力信号が断になると検出切替部５がその
入力信号断の検出信号をメモリ７及び切替手段８に夫々
供給し、メモリ７を書き込み動作停止させる一方、切替
手段８をメモリ７の読み出し出力を選択するように切替
え制御する。これにより、メモリ７からは入力信号が断
と検出された時点直前の比較演算部６の出力信号が保持
され、かつ、その保持信号が繰り返し読み出されて切替
手段８を通して制御部９に供給される。

【００１８】これにより、可変減衰器２の減衰量は入力
信号断直前の減衰量に保持される。入力信号がその後再
び入力されると、検出切替部５の出力信号によってメモ
リ７は再び比較演算部６の出力信号の更新記憶を開始
し、また切替手段８は比較演算部６の出力信号を制御部
９に選択出力する動作に戻る。

【００１９】従って、図３に示す如く、入力信号が時刻
ｔ₁，ｔ₄で断となり、時刻ｔ₂，ｔ₅で入力信号が復
帰された場合、時刻ｔ₁，ｔ₄から時刻ｔ₂，ｔ₅の直
後まで入力信号断の期間はＶＡＴＴ２の減衰量が時刻ｔ
₁，ｔ₄直前の減衰量に固定される。

【００２０】ところで、キャリアをオン／オフする回路
素子のスピードによってはキャリアが瞬間的にはオフに
ならないこともあって、検波回路の検出レベル範囲外と
なることがあり得る。

【００２１】例えば、入力検波回路１の検出レベル範囲
が図４（Ａ）にＬ₁で示す８dBであり、また出力検波回
路４の検出レベル範囲が図４（Ｂ）にＬ₂で示す範囲で
あり、また入力信号が個別にオン／オフされる４つのキ
ャリアの多重信号であるものとすると、入力信号の断の
場合は別として入力信号のレベルはキャリア１波〜４波
の範囲で変化し、そのレベル範囲は６dBとなる。

【００２２】このような条件下で入力信号が断になる様
子を詳細に説明すると次のようになる。入力検波回路１
では図４（Ａ）にＰ_Iであった入力信号が時間の経過と
共に漸次減少していく。同時に出力検波回路４でも図４
（Ｂ）にＰ₀で示すレベルから漸次減少していく。

【００２３】このレベル減少過程で図４（Ａ），（Ｂ）
にａで示す時間までに入力検波回路１及び出力検波回路
４共にレベルを正しく検知しているが、ａ以後は出力検
波回路４の検出レベル範囲Ｌ₂の外になり、出力検波回
路４より比較演算部６へ送出される検出レベルデータは
不正確になる。

【００２４】例えば、出力検波回路４の検出レベルが実
際の入力信号レベルよりも小さく現れたとすると、比較
演算部６からメモリ７と切替手段８へ供給される信号は
ａまでに比べゲインを大きくする命令を含む。

【００２５】更にａの時点より時間Ｔ経過して入力信号
が図４（Ａ）にｂで示す如く検出切替部５の入力信号断
の検知レベルにまで低下すると、検出切替部５の出力信
号によってメモリ７はこのｂの時点の比較演算部６の出
力制御データを保持する。このｂの時点の比較演算部６
の出力制御データは、ｂの時点の入力検波回路１の出力
検波信号と出力検波回路４の出力検波信号との差に応じ
た値であるが、ｂの時点では出力検波回路４の出力検波
信号は図４（Ｂ）に示したように既に検出レベル範囲を
越えた値であるため不正確である。

【００２６】従って、次に入力検知レベル以上の入力信
号が入力された時には、入力信号レベルに応じた制御プ
ロセスが働くまでの短い期間ではあるが、ｂの時点の不
正確な比較演算部６の出力制御データに基づくゲイン制
御が行なわれるので、図１の発明回路では図５にｘ，ｙ
で示す如く、所要のレベルより若干大レベルの信号を出
力することがあり得る。

【００２７】図２に示した請求項２記載の発明では、上
記図５のレベルずれ発生を防止することができる構成で
ある。すなわち、検出切替部５により入力信号断の検出
が行なわれる図４（Ａ）にｂで示す時点では、比較演算
部６に供給される入力信号の検波信号は図２の第１の遅
延手段１０により図４（Ａ）にｃで示す如く遅延時間τ
だけ前の、検出レベル範囲Ｌ₁内で検出された正常な検
波信号であり、比較演算部６に出力検波回路４から供給
される出力レベル検波信号も第２の遅延手段１１による
遅延時間τだけ前の図４（Ｂ）にｃで示す時点の検出レ
ベル範囲Ｌ₂内で検出された正常な検波信号である。

【００２８】従って、検出切替部５によって入力信号断
と検出されたことによりメモリ７に保持される比較演算
部６の出力制御データは、入力検波回路１及び出力検波
回路４の各レベル検出範囲Ｌ₁，Ｌ₂内で正しく検波さ
れた信号の差に基づくデータであるため、入力信号が存
在しているときの値と変わらない。

【００２９】また、入力信号が断から復帰されたときに
は、第１の遅延時間１０及び第２の遅延時間１１の遅延
時間だけ遅らせて切替手段８をメモリ７から比較演算部
６に切替えるよう検出切替部５を構成することにより、
過大出力を発生することなく通常の利得制御プロセスに
復帰することができる。

【００３０】

【実施例】図６は本発明の一実施例のブロック図を示
す。本実施例は請求項２記載の発明の実施例で、図２及
び図７と同一構成部分には同一符号を付してある。図６
において、ハイブリッド２１，ＩＦ増幅器２２，包絡線
検波器２３及び直流増幅器２４は前記した入力検波回路
１を構成しており、またこの入力検波回路１とＶＡＴＴ
２とはＩＦユニットを構成している。

【００３１】このＩＦユニット１に入力された入力信号
はハイブリッド２１により２分岐され、一方はＩＦ増幅
器２２で増幅された後ＶＡＴＴ２を通して周波数変換部
２５に供給され、ここで送信周波数帯である例えばギガ
ヘルツ帯の周波数に周波数変換され、更に高出力増幅器
２６で増幅された後方向性結合器２７に入力される。周
波数変換器２５及び高出力増幅器２６は送信装置３を構
成している。

【００３２】一方、ハイブリッド２１で分岐された他方
の入力信号は包絡線検波器２３で包絡線検波された後、
直流増幅器２４を通してコンパレータ２８及び低域フィ
ルタ２９に夫々供給される。コンパレータ２８は前記検
出切替部５に相当し、入力断検知レベルに相当する基準
値と直流増幅器２４よりの包絡線検波信号とをレベル比
較し、入力信号が断か否かを示す検出信号を生成してワ
ンチップのマイクロコンピュータ（以下、ワンチップマ
イコンという）３０に供給する。

【００３３】一方、直流増幅器２４の出力包絡線検波信
号は低域フィルタ２９により所定時間遅延された後、ワ
ンチップマイコン３０内のＡ／Ｄ変換器３１に供給され
る。低域フィルタ２９は前記した第１の遅延手段１０を
構成している。また、ワンチップマイコン３０はＡ／Ｄ
変換器３１及び３２，比較演算部６，メモリ７などを有
している。

【００３４】前記方向性結合器２７は包絡線検波器３３
及び直流増幅器３４と共に前記出力検波回路４を構成し
ており、高出力増幅器２６よりの出力信号を検波せずに
そのまま外部へ出力する一方、包絡線検波器３３に供給
して包絡線検波される。

【００３５】包絡線検波器３３の出力検波信号は直流増
幅器３４を通して、前記第２の遅延手段１１を構成する
低域フィルタ３５に供給され、ここで所定時間遅延され
た後ワンチップマイコン３０内のＡ／Ｄ変換器３２に供
給される。ワンチップマイコン３０はＡ／Ｄ変換器３１
よりの入力検波データとＡ／Ｄ変換器３２よりの出力検
波データとを基準値と共に比較演算部６で比較演算し、
その比較演算結果をメモリ７に供給する。

【００３６】また、ワンチップマイコン３０はコンパレ
ータ２８よりの信号が入力信号断を示す論理値のときに
はメモリ７の書き込み動作を停止する一方、メモリ７の
読み出し動作のみを行ない、またそのメモリ７の読み出
し信号をＤ／Ａ変換器３６に供給する。

【００３７】一方、コンパレータ２８よりの信号が入力
信号の存在を示す論理値のときには、ワンチップマイコ
ン３０はメモリ７を常時書き込み動作させてメモリ７の
内容を比較演算部６よりの最新の制御データにリフレッ
シュさせると共に、比較演算部６よりの最新の制御デー
タをＤ／Ａ変換器３６に供給する。なお、ワンチップマ
イコン３０内に前記した切替手段８としてハードウェア
を組込んでもよいし、メモリ７の書き込みアドレスと読
み出しアドレスとをソフト的に制御して実質的に切替手
段８をもたせることもできる。

【００３８】Ｄ／Ａ変換器３６でディジタル・アナログ
変換されて得られたアナログ制御信号はドライバ回路３
７を通してＶＡＴＴ２に供給され、その減衰量を可変制
御する。

【００３９】入力信号が断のときには前述したようにメ
モリ７の書き込み動作が停止され、ワンチップマイコン
３０からメモリ７に記憶保持されている、入力信号の断
検出時点直前の制御データがメモリ７から読み出し出力
される。

【００４０】また、再び入力信号が入力された場合に
は、ワンチップマイコン３０は低域フィルタ２９及び３
５で遅らされた検波信号が立ち上がる程度の時間待った
後、Ｄ／Ａ変換器３６への送出データを比較演算部６の
出力制御データに切替えると同時に、メモリ７の書き込
み動作を再開する。

【００４１】このようにして、本実施例によれば、入力
信号が断のときにはメモリ７に保持された比較演算部６
の出力制御データが読み出され、ＶＡＴＴ２の減衰量を
入力信号断の直前の値に固定しているため、入力信号の
断の期間フルゲイン状態となることを防止でき、よって
入力信号が復帰したときの出力レベル変動を大幅に低減
することができる。

【００４２】しかも、本実施例では入力信号が複数のキ
ャリアの多重信号のように変動幅をもっているときで
も、レベルずれを生じることがない。従って、入力信号
がバースト信号の場合でも安定にレベル制御ができる。

【００４３】なお、本発明は上記の実施例に限定される
ものではなく、送信装置３はなくてもよいし、受信装置
でもよい。

【００４４】

【発明の効果】上述の如く、請求項１記載の発明によれ
ば、入力信号が断の期間は入力信号が断と検出される直
前の減衰量に固定したため、入力信号断の期間にフルゲ
イン状態となることを防止することができ、よって入力
信号が復帰したときの出力レベルの変動を大幅に低減す
ることができる。

【００４５】また請求項２記載の発明によれば、第１及
び第２の遅延手段を通して、入力信号断の検出時点より
も過去の入力検波信号及び出力検波信号を比較演算する
ようにしたため、常に入力検波回路及び出力検波回路の
レベル検出範囲内で正しく検波された信号の差に基づく
制御信号を生成でき、よって常に正確な減衰量を得るこ
とができるから、入力信号が復帰したときの出力レベル
の変動を略除去することができ、以上より入力信号がバ
ースト信号の場合でも安定かつ正確に自動利得制御がで
きる等の特長を有するものである。

【図面の簡単な説明】

【図１】請求項１の発明の原理ブロック図である。

【図２】請求項２の発明の原理ブロック図である。

【図３】図１の作用説明図である。

【図４】入力検波回路と出力検波回路の検出レベル範囲
説明図である。

【図５】請求項１の発明におけるレベルずれ発生時の作
用説明図である。

【図６】本発明の一実施例のブロック図である。

【図７】従来の一例のブロック図である。

【図８】図７の出力変化の一例の説明図である。

【符号の説明】

１入力検波回路２可変減衰器（ＶＡＴＴ）４出力検波回路５検出切替部６比較演算部７メモリ８切替手段９制御部１０第１の遅延手段１１第２の遅延手段２８コンパレータ２９，３５低域フィルタ３０ワンチップマイクロコンピュータ

Claims

【特許請求の範囲】

【請求項１】入力信号を入力検波回路（１），可変減
衰器（２）及び出力検波回路（４）を順次通して出力す
ると共に、該入力検波回路（１）により検波された入力
信号の包絡線レベルと該出力検波回路（４）により検波
された出力信号の包絡線レベルとの差を比較演算部
（６）で比較し、その比較結果に応じたレベルの制御信
号を制御部（９）により生成して前記可変減衰器（２）
に供給し、該可変減衰器（２）の減衰量を出力信号の包
絡線レベルが一定となるように制御する自動利得制御回
路において、前記入力信号の断を検出する検出切替部（５）と、該検出切替部（５）により前記入力信号の断が検出され
ないときは前記比較演算部（６）の出力信号を逐次更新
記憶し、該入力信号の断が検出されたときは該更新記憶
を停止して、該入力信号の断検出時点直前の該比較演算
部（６）の出力信号を保持するメモリ（７）と、該検出切替部（５）により前記入力信号の断が検出され
ないときは前記比較演算部（６）の出力信号を選択して
前記制御部（９）へ供給し、該入力信号の断が検出され
たときは該メモリ（７）から読み出した信号を選択して
前記制御部（９）へ供給する切替手段（８）とを有する
ことを特徴とする自動利得制御回路。
【請求項２】前記入力検波回路（１）よりの検波信号
を所定時間遅延して前記比較演算部（６）に供給する第
１の遅延手段（１０）と、前記出力検波回路（４）より
の検波信号を所定時間遅延して前記比較演算部（６）に
供給する第２の遅延手段（１１）とを更に有することを
特徴とする請求項１記載の自動利得制御回路。