JPH05315371A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPH05315371A JPH05315371A JP11785092A JP11785092A JPH05315371A JP H05315371 A JPH05315371 A JP H05315371A JP 11785092 A JP11785092 A JP 11785092A JP 11785092 A JP11785092 A JP 11785092A JP H05315371 A JPH05315371 A JP H05315371A
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- Japan
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- substrate
- elements
- high resistance
- compound semiconductor
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Abstract
(57)【要約】
【目的】 化合物半導体装置の製造方法に関し，ゲート
電極から基板背面へのリーク低減する化合物半導体装置
の製造方法の提供を目的とする。 【構成】 化合物半導体基板１に素子２, ３を形成し，
活性化処理を行った後，素子２, ３の形成された面と反
対側の面全面にイオン注入を行い，高抵抗層８を形成す
るように構成する。
電極から基板背面へのリーク低減する化合物半導体装置
の製造方法の提供を目的とする。 【構成】 化合物半導体基板１に素子２, ３を形成し，
活性化処理を行った後，素子２, ３の形成された面と反
対側の面全面にイオン注入を行い，高抵抗層８を形成す
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置の製造
方法に係り，特に，高出力の化合物半導体装置の製造方
法に関する。
方法に係り，特に，高出力の化合物半導体装置の製造方
法に関する。
【０００２】近年，移動体通信の発達に伴い，出力１Ｗ
以上の高出力で高品質の高周波トランジスタが要求され
ている。高出力トランジスタにおいて，特性の高品質を
保証するためには，動作時の発熱を逃がすようにしてで
きるだけ動作温度を低くしなければならない。
以上の高出力で高品質の高周波トランジスタが要求され
ている。高出力トランジスタにおいて，特性の高品質を
保証するためには，動作時の発熱を逃がすようにしてで
きるだけ動作温度を低くしなければならない。
【０００３】従来，ＧａＡｓ基板に形成された高出力Ｆ
ＥＴでは，基板の厚さを２５μｍ程度に薄くし，素子形
成面と反対側の背面にメタル層を形成して熱を逃がすい
わゆるＰＨＳ(Plated Heat Sink)構造を採用している。
ＥＴでは，基板の厚さを２５μｍ程度に薄くし，素子形
成面と反対側の背面にメタル層を形成して熱を逃がすい
わゆるＰＨＳ(Plated Heat Sink)構造を採用している。
【０００４】ところが，ＧａＡｓ基板は絶縁体ではない
ので，基板厚を薄くすると素子形成面と基板背面との間
の抵抗が低下し，素子形成面の例えばゲートパッドと背
面のメタル層間でリーク電流が流れる。リーク電流は高
出力ＦＥＴの特性に悪影響を及ぼし信頼性が損なわれ
る。したがって，高出力ＦＥＴにおいては，基板厚を薄
くすることとリーク電流をなくすことを両立させる必要
がある。
ので，基板厚を薄くすると素子形成面と基板背面との間
の抵抗が低下し，素子形成面の例えばゲートパッドと背
面のメタル層間でリーク電流が流れる。リーク電流は高
出力ＦＥＴの特性に悪影響を及ぼし信頼性が損なわれ
る。したがって，高出力ＦＥＴにおいては，基板厚を薄
くすることとリーク電流をなくすことを両立させる必要
がある。
【０００５】
【従来の技術】従来の高出力ＦＥＴにおいては，リーク
電流を防ぐ手段として図２(a) 〜(c)に示すような方法
が採用されている。
電流を防ぐ手段として図２(a) 〜(c)に示すような方法
が採用されている。
【０００６】図２(a) 〜(c) は従来例を示す断面図で，
１はＧａＡｓ基板，９はＡｕ層，10はゲートパッドで例
えばＡｕ膜, 11は絶縁膜で例えばＳｉＯ2 膜，12はｐ型
拡散層で例えばＭｇ拡散層，13はイオン注入層で例えば
Ｃｒイオン注入層である。
１はＧａＡｓ基板，９はＡｕ層，10はゲートパッドで例
えばＡｕ膜, 11は絶縁膜で例えばＳｉＯ2 膜，12はｐ型
拡散層で例えばＭｇ拡散層，13はイオン注入層で例えば
Ｃｒイオン注入層である。
【０００７】以下これらの図を参照しながら従来例につ
いて説明する。 図２(a) 参照 ＧａＡｓ基板１に例えばｎ型のソース・ドレインを形成
した後（図示せず），後に形成されるゲートパッドの下
となる位置に絶縁膜としてＳｉＯ2 膜11を形成する。そ
の上にゲートパッド10を形成する。その後，ゲートパッ
ド10に接続するゲート電極を形成し（図示せず），基板
背面にＡｕ層９を形成する。
いて説明する。 図２(a) 参照 ＧａＡｓ基板１に例えばｎ型のソース・ドレインを形成
した後（図示せず），後に形成されるゲートパッドの下
となる位置に絶縁膜としてＳｉＯ2 膜11を形成する。そ
の上にゲートパッド10を形成する。その後，ゲートパッ
ド10に接続するゲート電極を形成し（図示せず），基板
背面にＡｕ層９を形成する。
【０００８】図２(b) 参照 ゲートパッドの下となる位置にｐ型不純物として, 例え
ばＭｇを注入し拡散させ，Ｍｇ拡散層12を形成し，ジャ
ンクションを形成する。
ばＭｇを注入し拡散させ，Ｍｇ拡散層12を形成し，ジャ
ンクションを形成する。
【０００９】図２(c) 参照 ゲートパッドの下となる位置に, 例えばＣｒをイオン注
入してＣｒイオン注入層13を形成し，ゲートパッド10の
下に高抵抗層を形成する。
入してＣｒイオン注入層13を形成し，ゲートパッド10の
下に高抵抗層を形成する。
【００１０】
【発明が解決しようとする課題】ところで，これら従来
の方法では次のような問題が生じていた。図２(a) の方
法では，ゲートパッド10の下にＳｉＯ2 膜11上があるの
で，ゲートパッド10が剥がれやすくなる。
の方法では次のような問題が生じていた。図２(a) の方
法では，ゲートパッド10の下にＳｉＯ2 膜11上があるの
で，ゲートパッド10が剥がれやすくなる。
【００１１】図２(b) の方法では，容量成分が大きくな
って，トランジスタ特性の利得が下がるなど特性の劣化
を引き起こす。図２(c) の方法では，Ｃｒイオン注入層
13形成後の熱処理工程の際，Ｃｒイオン注入層13が活性
化してしまって，せっかくの高抵抗層が低抵抗化してし
まう。
って，トランジスタ特性の利得が下がるなど特性の劣化
を引き起こす。図２(c) の方法では，Ｃｒイオン注入層
13形成後の熱処理工程の際，Ｃｒイオン注入層13が活性
化してしまって，せっかくの高抵抗層が低抵抗化してし
まう。
【００１２】本発明は上記の問題に鑑み，トランジスタ
特性に悪影響を与えず，しかもリーク電流を低減できる
信頼性の高い高抵抗層を形成する方法を提供することを
目的とする。
特性に悪影響を与えず，しかもリーク電流を低減できる
信頼性の高い高抵抗層を形成する方法を提供することを
目的とする。
【００１３】
【課題を解決するための手段】図１(a) 〜(d) は実施例
を示す工程順断面図である。上記課題は，化合物半導体
基板１に素子２, ３を形成し，活性化処理を行った後，
該素子２, ３の形成された面と反対側の面全面にイオン
注入を行い，高抵抗層８を形成する化合物半導体装置の
製造方法によって解決される。
を示す工程順断面図である。上記課題は，化合物半導体
基板１に素子２, ３を形成し，活性化処理を行った後，
該素子２, ３の形成された面と反対側の面全面にイオン
注入を行い，高抵抗層８を形成する化合物半導体装置の
製造方法によって解決される。
【００１４】
【作用】本発明では，化合物半導体基板１に素子２, ３
を形成し，活性化処理を行った後，素子２, ３の形成さ
れた面と反対側の面（背面）にイオン注入を行い，高抵
抗層８を形成している。このイオン注入は素子形成が完
了した後行えばよいのであるから，高抵抗層８の抵抗を
低下させるような熱処理は不要となる。
を形成し，活性化処理を行った後，素子２, ３の形成さ
れた面と反対側の面（背面）にイオン注入を行い，高抵
抗層８を形成している。このイオン注入は素子形成が完
了した後行えばよいのであるから，高抵抗層８の抵抗を
低下させるような熱処理は不要となる。
【００１５】また，素子形成完了後，背面全面にイオン
注入を行えばよいから，マスクを用いる必要がなく，従
来の工程に比べて簡単である。
注入を行えばよいから，マスクを用いる必要がなく，従
来の工程に比べて簡単である。
【００１６】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
である。以下，これらの図を参照しながら実施例につい
て説明する。
である。以下，これらの図を参照しながら実施例につい
て説明する。
【００１７】図１(a) 参照 例えば厚さ 300μｍのＧａＡｓ基板１にＳｉ+ をイオン
注入し，チャネル４となるｎ- 層を形成した後，ソース
・ドレイン形成用のマスクを用いてＳｉ+ をイオン注入
し，ｎ+ 型のソース２，ドレイン３を形成する。次い
で， 800℃, ２０分の活性化処理を行い，ソース２，ド
レイン３を活性化する。
注入し，チャネル４となるｎ- 層を形成した後，ソース
・ドレイン形成用のマスクを用いてＳｉ+ をイオン注入
し，ｎ+ 型のソース２，ドレイン３を形成する。次い
で， 800℃, ２０分の活性化処理を行い，ソース２，ド
レイン３を活性化する。
【００１８】図１(b) 参照 全面にＡｌをスパッタした後パターニングして，Ａｌの
ゲート電極５を形成する。ＧａＡｓ基板１上には予めＡ
ｕ膜のゲートパッド（図示せず）が形成されており，ゲ
ート電極５はそれに接続するようにパターニングされ
る。
ゲート電極５を形成する。ＧａＡｓ基板１上には予めＡ
ｕ膜のゲートパッド（図示せず）が形成されており，ゲ
ート電極５はそれに接続するようにパターニングされ
る。
【００１９】ソース２，ドレイン３の上にＡｕ膜のソー
ス電極６，ドレイン電極７を形成し，400 ℃で加熱して
オーミック接触を得る。 図１(c) 参照 この図は素子形成面を下，基板背面を上にして示してい
る。ＧａＡｓ基板１の背面を研削してＧａＡｓ基板１の
厚さを２５μｍとした後，歪み取り焼きなましを行う。
ス電極６，ドレイン電極７を形成し，400 ℃で加熱して
オーミック接触を得る。 図１(c) 参照 この図は素子形成面を下，基板背面を上にして示してい
る。ＧａＡｓ基板１の背面を研削してＧａＡｓ基板１の
厚さを２５μｍとした後，歪み取り焼きなましを行う。
【００２０】次いで，基板背面にＣｒをイオン注入し，
高抵抗層８を形成する。イオン注入条件は加速エネルギ
ー 300keV, ドーズ量を１×１０14cm-2とした。ＧａＡ
ｓ基板１の抵抗値は高抵抗層８を形成する前は１×１０
7 Ωcm，高抵抗層８を形成した後は１０8 Ωcmであっ
た。それゆえ，ゲート電極から基板背面へのリーク電流
を，高抵抗層８を形成することにより高抵抗層８がない
場合の約１０％にすることができる。
高抵抗層８を形成する。イオン注入条件は加速エネルギ
ー 300keV, ドーズ量を１×１０14cm-2とした。ＧａＡ
ｓ基板１の抵抗値は高抵抗層８を形成する前は１×１０
7 Ωcm，高抵抗層８を形成した後は１０8 Ωcmであっ
た。それゆえ，ゲート電極から基板背面へのリーク電流
を，高抵抗層８を形成することにより高抵抗層８がない
場合の約１０％にすることができる。
【００２１】図１(d) 参照 基板背面にＡｕを蒸着し，厚さ２５μｍのＡｕ層９を形
成する。Ａｕ層９はヒートシンクとなるものである。こ
のようにして，ＧａＡｓ基板を用いた高出力のＦＥＴが
完成する。
成する。Ａｕ層９はヒートシンクとなるものである。こ
のようにして，ＧａＡｓ基板を用いた高出力のＦＥＴが
完成する。
【００２２】この後，熱処理の必要はないが，500 ℃以
下の加熱であれば，高抵抗層８は高抵抗のまま保たれ
る。実施例はＧａＡｓ基板を用いるＦＥＴについて説明
したが，必ずしもＧａＡｓ基板に限らずその他の化合物
半導体基板を使用した化合物半導体装置にも本発明は適
用できる。
下の加熱であれば，高抵抗層８は高抵抗のまま保たれ
る。実施例はＧａＡｓ基板を用いるＦＥＴについて説明
したが，必ずしもＧａＡｓ基板に限らずその他の化合物
半導体基板を使用した化合物半導体装置にも本発明は適
用できる。
【００２３】本発明は厚さ５０μｍ以下の化合物半導体
基板を用いる出力１ｋＷ以上の半導体装置の製造に適用
する時，大きな効果を奏する。
基板を用いる出力１ｋＷ以上の半導体装置の製造に適用
する時，大きな効果を奏する。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
化合物半導体基板を用いてリーク電流の極めて少ない高
出力トランジスタを作ることができる。
化合物半導体基板を用いてリーク電流の極めて少ない高
出力トランジスタを作ることができる。
【００２５】本発明は高周波高出力トランジスタの高性
能化に寄与するところが大きい。
能化に寄与するところが大きい。
【図１】(a) 〜(d) は実施例を示す工程順断面図であ
る。
る。
【図２】(a) 〜(c) は従来例を示す断面図である。
１は半化合物半導体基板であってＧａＡｓ基板 ２は素子であってソース ３は素子であってドレイン ４はチャネル ５はゲート電極 ６はソース電極 ７はドレイン電極 ８は高抵抗層 ９は背面メタル層であってＡｕ層 10はゲートパッド 11は絶縁膜であってＳｉＯ2 膜 12はｐ型拡散層であってＭｇ拡散層 13はイオン注入層であってＣｒイオン注入層
Claims (1)
- 【請求項１】 化合物半導体基板(1) に素子(2, 3)を形
成し，活性化処理を行った後，該素子(2, 3)の形成され
た面と反対側の面全面にイオン注入を行い，高抵抗層
(8) を形成することを特徴とする化合物半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785092A JPH05315371A (ja) | 1992-05-12 | 1992-05-12 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785092A JPH05315371A (ja) | 1992-05-12 | 1992-05-12 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315371A true JPH05315371A (ja) | 1993-11-26 |
Family
ID=14721831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11785092A Withdrawn JPH05315371A (ja) | 1992-05-12 | 1992-05-12 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170133328A1 (en) * | 2015-11-09 | 2017-05-11 | Applied Materials, Inc. | Bottom processing |
-
1992
- 1992-05-12 JP JP11785092A patent/JPH05315371A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170133328A1 (en) * | 2015-11-09 | 2017-05-11 | Applied Materials, Inc. | Bottom processing |
| US10128197B2 (en) * | 2015-11-09 | 2018-11-13 | Applied Materials, Inc. | Bottom processing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |