JPH05307594A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH05307594A JPH05307594A JP3239984A JP23998491A JPH05307594A JP H05307594 A JPH05307594 A JP H05307594A JP 3239984 A JP3239984 A JP 3239984A JP 23998491 A JP23998491 A JP 23998491A JP H05307594 A JPH05307594 A JP H05307594A
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Abstract
(57)【要約】
【目的】 本発明はページメモリへのアクセスを制御す
ることにより、それぞれ異なる画像編集を組み合わせた
複雑な画像編集を可能とする画像処理装置を提供するこ
とを目的とする。 【構成】 ＲＧＢ３色のフィルタを設けたＣＣＤ１５１
によって原稿画像を読み取り、Ａ／Ｄ＆Ｓ／Ｈ部１５２
でデジタルデータに変換し、シェーディング補正部１５
３と入力マスキング部１５４で画像データを補正した
後、変倍機能時には、変倍処理部１５５で変倍処理を行
う。そして、各画像データを圧伸部１５６のエンコーダ
部１５７で圧縮し、メモリ部１５８へのアクセスを制御
して格納及び読み出しを行い、デコーダ部１５９で伸長
した後、マスキング・ＵＣＲ部１６０でマスキング処理
を行い、γ補正部１６１とエッジ強調部１６２でＹＭＣ
Ｋの各出力画像データを作り、不図示の出力手段にて記
録紙に画像を記録する。
ることにより、それぞれ異なる画像編集を組み合わせた
複雑な画像編集を可能とする画像処理装置を提供するこ
とを目的とする。 【構成】 ＲＧＢ３色のフィルタを設けたＣＣＤ１５１
によって原稿画像を読み取り、Ａ／Ｄ＆Ｓ／Ｈ部１５２
でデジタルデータに変換し、シェーディング補正部１５
３と入力マスキング部１５４で画像データを補正した
後、変倍機能時には、変倍処理部１５５で変倍処理を行
う。そして、各画像データを圧伸部１５６のエンコーダ
部１５７で圧縮し、メモリ部１５８へのアクセスを制御
して格納及び読み出しを行い、デコーダ部１５９で伸長
した後、マスキング・ＵＣＲ部１６０でマスキング処理
を行い、γ補正部１６１とエッジ強調部１６２でＹＭＣ
Ｋの各出力画像データを作り、不図示の出力手段にて記
録紙に画像を記録する。
Description
【０００１】
【産業上の利用分野】本発明は、ページメモリを有し、
種々の画像編集を可能とする画像処理装置に関するもの
である。
種々の画像編集を可能とする画像処理装置に関するもの
である。
【０００２】
【従来の技術】従来、ページメモリを有する画像処理装
置では、画像の回転、鏡像を行う画像編集と、画像を主
走査方向あるいは副走査方向若しくは双方向へリピート
したりマルチイメージで編集する画像編集とはそれぞれ
別々に行われている。
置では、画像の回転、鏡像を行う画像編集と、画像を主
走査方向あるいは副走査方向若しくは双方向へリピート
したりマルチイメージで編集する画像編集とはそれぞれ
別々に行われている。
【０００３】
【発明が解決しようとしている課題】そのために、上記
画像処理装置では、例えば、Ａ４Ｒの原稿をＡ４の記録
紙に記録し、かつ１度読取った原稿の任意の位置から任
意の大きさの部分を主走査，副走査方向にリピートした
りマルチイメージで編集するという複雑な画像編集がで
きないという欠点があった。
画像処理装置では、例えば、Ａ４Ｒの原稿をＡ４の記録
紙に記録し、かつ１度読取った原稿の任意の位置から任
意の大きさの部分を主走査，副走査方向にリピートした
りマルチイメージで編集するという複雑な画像編集がで
きないという欠点があった。
【０００４】本発明は、上記課題を解決するために成さ
れたもので、ページメモリへのアクセスを制御すること
により、それぞれ異なる画像編集を組み合わせた複雑な
画像編集を可能とする画像処理装置を提供することを目
的とする。
れたもので、ページメモリへのアクセスを制御すること
により、それぞれ異なる画像編集を組み合わせた複雑な
画像編集を可能とする画像処理装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段及び作用】上記目的を達成
するために、本発明の画像処理装置は以下の構成からな
る。
するために、本発明の画像処理装置は以下の構成からな
る。
【０００６】すなわち、ページメモリを有し、種々の画
像編集を可能とする画像処理装置において、前記ページ
メモリへのアクセスを制御する制御手段と、画像を回
転、鏡像化させる第１の画像編集手段と、画像を主走査
方向あるいは副走査方向若しくは双方向にリピートさせ
る第２の画像編集手段とを有し、前記第１及び第２の画
像編集手段を組み合わせ、種々の画像編集を可能とす
る。
像編集を可能とする画像処理装置において、前記ページ
メモリへのアクセスを制御する制御手段と、画像を回
転、鏡像化させる第１の画像編集手段と、画像を主走査
方向あるいは副走査方向若しくは双方向にリピートさせ
る第２の画像編集手段とを有し、前記第１及び第２の画
像編集手段を組み合わせ、種々の画像編集を可能とす
る。
【０００７】
【実施例】以下、図面を参照して本発明に係る好適な一
実施例を詳細に説明する。 ＜第１の実施例＞図１及び図２は、本実施例におけるカ
ラー画像記録装置の画像処理部の構成を示す概略ブロッ
ク図である。
実施例を詳細に説明する。 ＜第１の実施例＞図１及び図２は、本実施例におけるカ
ラー画像記録装置の画像処理部の構成を示す概略ブロッ
ク図である。
【０００８】原稿を読取り、記録紙に記録するカラー画
像記録装置において、ＲＧＢ３色のフィルタを設けたＣ
ＣＤ１５１によって原稿画像を読み取り、Ａ／Ｄ＆Ｓ／
Ｈ部１５２にて画像データをデジタルデータに変換し、
シェーディング補正部１５３と入力マスキング部１５４
にて画像データを補正し、変倍機能時には、変倍処理部
１５５にて変倍処理を行う。そして、ＲＧＢの各画像デ
ータを圧伸部１５６にて一度格納し、マスキング・ＵＣ
Ｒ部１６０にてマスキング処理を行う。更に、γ補正部
１６１とエッジ強調部１６２にてＹＭＣＫの各出力画像
データを作り、不図示の出力手段にて記録紙に画像を記
録する。
像記録装置において、ＲＧＢ３色のフィルタを設けたＣ
ＣＤ１５１によって原稿画像を読み取り、Ａ／Ｄ＆Ｓ／
Ｈ部１５２にて画像データをデジタルデータに変換し、
シェーディング補正部１５３と入力マスキング部１５４
にて画像データを補正し、変倍機能時には、変倍処理部
１５５にて変倍処理を行う。そして、ＲＧＢの各画像デ
ータを圧伸部１５６にて一度格納し、マスキング・ＵＣ
Ｒ部１６０にてマスキング処理を行う。更に、γ補正部
１６１とエッジ強調部１６２にてＹＭＣＫの各出力画像
データを作り、不図示の出力手段にて記録紙に画像を記
録する。
【０００９】ここで、各画像データは、圧伸部１５６の
エンコーダ部１５７により、データ圧縮される。例え
ば、図３に示す太枠斜線部の部分について考えると、１
マスが１画素に相当し、この１画素にはＲＧＢ３色の各
データがそれぞれ８ｂｉｔずつあり、これを４画素×４
ライン、すなわち１６画素分のデータを１ブロックとし
Ｌ* ａ* ｂ* 変換し、この１６画素×３×８ｂｉｔ＝３
８４のデータを１／１２に圧縮し、３２ｂｉｔデータと
する。これを、例えば画像データＡ２０８としてメモリ
部１５８に格納し、４色同時処理により、ＹＭＣＫそれ
ぞれのデコーダ部１５９に画像データＢ２０９として送
り、ＹＭＣＫそれぞれ２４ｂｉｔにデータ伸長する。こ
のとき、メモリ部１５８には読取り原稿、あるいは記録
紙に応じたメモリ空間を持っており、図４のように同一
アドレス空間上に画像メモリ２０１（３２ｂｉｔデー
タ）と、ＢＩＴＭＡＰメモリ２０２（１ｂｉｔ）を持つ
こととする。この画像メモリ２０１とＢＩＴＭＡＰメモ
リ２０２は、以下の説明では、ＤＲＡＭとして説明する
が、それ以外の記憶手段でもかまわない。
エンコーダ部１５７により、データ圧縮される。例え
ば、図３に示す太枠斜線部の部分について考えると、１
マスが１画素に相当し、この１画素にはＲＧＢ３色の各
データがそれぞれ８ｂｉｔずつあり、これを４画素×４
ライン、すなわち１６画素分のデータを１ブロックとし
Ｌ* ａ* ｂ* 変換し、この１６画素×３×８ｂｉｔ＝３
８４のデータを１／１２に圧縮し、３２ｂｉｔデータと
する。これを、例えば画像データＡ２０８としてメモリ
部１５８に格納し、４色同時処理により、ＹＭＣＫそれ
ぞれのデコーダ部１５９に画像データＢ２０９として送
り、ＹＭＣＫそれぞれ２４ｂｉｔにデータ伸長する。こ
のとき、メモリ部１５８には読取り原稿、あるいは記録
紙に応じたメモリ空間を持っており、図４のように同一
アドレス空間上に画像メモリ２０１（３２ｂｉｔデー
タ）と、ＢＩＴＭＡＰメモリ２０２（１ｂｉｔ）を持つ
こととする。この画像メモリ２０１とＢＩＴＭＡＰメモ
リ２０２は、以下の説明では、ＤＲＡＭとして説明する
が、それ以外の記憶手段でもかまわない。
【００１０】また、これらはアドレスバスが共通になっ
ており、アドレスカウンタ２０４によって４画素×４ラ
インを１単位とするメモリ空間の１アドレスが指定され
る。そして、そのアドレスに３２ｂｉｔのデータが図５
に示すのタイミングで格納され、ＹＭＣＫそれぞれの
タイミング〜で読出されていく。
ており、アドレスカウンタ２０４によって４画素×４ラ
インを１単位とするメモリ空間の１アドレスが指定され
る。そして、そのアドレスに３２ｂｉｔのデータが図５
に示すのタイミングで格納され、ＹＭＣＫそれぞれの
タイミング〜で読出されていく。
【００１１】ここで、４画素×４ラインを図６，図７の
ように８コのブロックに時分割し、各ブロックでメモリ
への画像データ書込みや各色の読出しタイミングなどを
あらかじめ決めておき、それぞれ独立してメモリ空間の
アドレスへアクセスする系を考える。
ように８コのブロックに時分割し、各ブロックでメモリ
への画像データ書込みや各色の読出しタイミングなどを
あらかじめ決めておき、それぞれ独立してメモリ空間の
アドレスへアクセスする系を考える。
【００１２】図８及び図９は、主走査方向のアドレスカ
ウンタ回路の構成を示す図であり、それぞれのラッチ０
〜７（５０〜５７）には、不図示のＣＰＵによって図
６，図７に示す各ブロックに対応する主走査方向の初期
値が、例えば順に０００H ，８１０H ，０２０H ，８３
０H ，０４０H ，８５０H ，０６０H ，８７０H とラッ
チされている。次に、セレクタ５８は、各ブロック毎に
ラッチされた初期値を時分割処理により選択する。ま
た、カウンタ５９は、各ラインの先頭の同期信号Ｌｓｙ
ｎｃに同期してカウント値を０００H クリアし、４画素
毎にカウントアップを行う。そして、アダー６０では、
セレクタ５８で選択された初期値とカウンタ５９からの
カウント値が加減算され、その結果がＸＡＤＲとして出
力される。このとき、それぞれの初期値の最上位ビツト
をＸＯＦＦ信号とし、この値が“０”であれば加算を、
また“１”であれば減算を行うとすると、ブロックで
は、０００H ，００１H ，００２H …とカウントアッ
プ、ブロックでは、０１０H ，００ＦH ，００ＥH …
とカウントダウン、以下、同様にして、ブロックで
は、０７０H ，０６ＦH ，０６ＥH …とカウントダウン
が行われる。
ウンタ回路の構成を示す図であり、それぞれのラッチ０
〜７（５０〜５７）には、不図示のＣＰＵによって図
６，図７に示す各ブロックに対応する主走査方向の初期
値が、例えば順に０００H ，８１０H ，０２０H ，８３
０H ，０４０H ，８５０H ，０６０H ，８７０H とラッ
チされている。次に、セレクタ５８は、各ブロック毎に
ラッチされた初期値を時分割処理により選択する。ま
た、カウンタ５９は、各ラインの先頭の同期信号Ｌｓｙ
ｎｃに同期してカウント値を０００H クリアし、４画素
毎にカウントアップを行う。そして、アダー６０では、
セレクタ５８で選択された初期値とカウンタ５９からの
カウント値が加減算され、その結果がＸＡＤＲとして出
力される。このとき、それぞれの初期値の最上位ビツト
をＸＯＦＦ信号とし、この値が“０”であれば加算を、
また“１”であれば減算を行うとすると、ブロックで
は、０００H ，００１H ，００２H …とカウントアッ
プ、ブロックでは、０１０H ，００ＦH ，００ＥH …
とカウントダウン、以下、同様にして、ブロックで
は、０７０H ，０６ＦH ，０６ＥH …とカウントダウン
が行われる。
【００１３】次に、図１０及び図１１は副走査方向のア
ドレスカウンタ回路の構成を示す図であり、上述の主走
査方向と同様に、各ラッチ８〜１５（６８〜７５）に
は、ＣＰＵによって副走査方向の初期値Ｙ0 がラッチさ
れている。またカウンタ９３は、電源投入時の／ＲＳＴ
信号と共にクリアされ、電源ＯＦＦまで４ライン毎にカ
ウントアップを行う。そして、それぞれの初期値Ｙ0 と
カウンタ９３からのカウント値Ｃ1 は、アダー７６〜８
３によってそれぞれ加減算され、その結果が図５に示す
副走査方向のイネーブル信号の立上りの同期信号ＰＳ０
〜ＰＳ７に同期してラッチ８４〜９１にそれぞれラッチ
される。ここで、各ラッチ８４〜９１には、記録紙１枚
につき１コずつ加減算結果がラッチされる。これをセレ
クタ９２にて時分割し、加減算結果をアダー９４に出力
する。そして、アダー９４では、その加減算結果の最上
位ｂｉｔをＹＯＦＦ信号とし、この値が“０”であれば
カウンタ９３からのカウント値Ｃ2 を加算し、また
“１”であれば減算して、その結果をＹＡＤＲとして出
力する。すなわち、ＹＯＦＦが“０”の場合、ＹＡＤＲ
＝Ｙ0 ＋（Ｃ2 −Ｃ1 ）となり、ＹＯＦＦが“１”の場
合には、Ｙ0 −（Ｃ2 −Ｃ 1 ）となる。従って、設定さ
れた初期値Ｙ0 と、実際のカウント値（Ｃ2 −Ｃ1）と
を加減算した値がＹＡＤＲとして出力される。
ドレスカウンタ回路の構成を示す図であり、上述の主走
査方向と同様に、各ラッチ８〜１５（６８〜７５）に
は、ＣＰＵによって副走査方向の初期値Ｙ0 がラッチさ
れている。またカウンタ９３は、電源投入時の／ＲＳＴ
信号と共にクリアされ、電源ＯＦＦまで４ライン毎にカ
ウントアップを行う。そして、それぞれの初期値Ｙ0 と
カウンタ９３からのカウント値Ｃ1 は、アダー７６〜８
３によってそれぞれ加減算され、その結果が図５に示す
副走査方向のイネーブル信号の立上りの同期信号ＰＳ０
〜ＰＳ７に同期してラッチ８４〜９１にそれぞれラッチ
される。ここで、各ラッチ８４〜９１には、記録紙１枚
につき１コずつ加減算結果がラッチされる。これをセレ
クタ９２にて時分割し、加減算結果をアダー９４に出力
する。そして、アダー９４では、その加減算結果の最上
位ｂｉｔをＹＯＦＦ信号とし、この値が“０”であれば
カウンタ９３からのカウント値Ｃ2 を加算し、また
“１”であれば減算して、その結果をＹＡＤＲとして出
力する。すなわち、ＹＯＦＦが“０”の場合、ＹＡＤＲ
＝Ｙ0 ＋（Ｃ2 −Ｃ1 ）となり、ＹＯＦＦが“１”の場
合には、Ｙ0 −（Ｃ2 −Ｃ 1 ）となる。従って、設定さ
れた初期値Ｙ0 と、実際のカウント値（Ｃ2 −Ｃ1）と
を加減算した値がＹＡＤＲとして出力される。
【００１４】次に、図１２に示すラッチ１６（４１）に
は、あらかじめＣＰＵによって図６に示す〜のそれ
ぞれのブロック毎にＸＡＤＲとＹＡＤＲを入れ替える信
号ＸＹＣＨＧ（“０”のときはそのまま出力し、“１”
のときはＸＡＤＲとＹＡＤＲを入れ替える）がセットさ
れており、ＰＨＳ１〜３に応じてセレクタ４２にて選択
される。ここで、選択されたＸＹＣＨＧ信号は、各ブロ
ック毎にセレクタ４３，４４によって選択され、Ｄフリ
ップフロップ４５，４６を経て、主走査方向アドレスと
してＸＭＡが、副走査方向アドレスとしてＹＭＡが出力
される。
は、あらかじめＣＰＵによって図６に示す〜のそれ
ぞれのブロック毎にＸＡＤＲとＹＡＤＲを入れ替える信
号ＸＹＣＨＧ（“０”のときはそのまま出力し、“１”
のときはＸＡＤＲとＹＡＤＲを入れ替える）がセットさ
れており、ＰＨＳ１〜３に応じてセレクタ４２にて選択
される。ここで、選択されたＸＹＣＨＧ信号は、各ブロ
ック毎にセレクタ４３，４４によって選択され、Ｄフリ
ップフロップ４５，４６を経て、主走査方向アドレスと
してＸＭＡが、副走査方向アドレスとしてＹＭＡが出力
される。
【００１５】また、上述したＸＹＣＨＧ信号、ＸＯＦＦ
信号、ＹＯＦＦ信号の３つの信号をそれぞれ入力するＤ
フリップフロップ４７〜４９では、ＸＭＡ，ＹＭＡと同
期を合わせて信号ＲＯＴ＜０＞，ＲＯＴ＜１＞，ＲＯＴ
＜２＞をそれぞれ出力する。そして、これら３ｂｉｔの
ＲＯＴ信号により、図１３に示すような〜の画像イ
メージを出力することができる。次に、メモリ部１５８
に格納したオリジナル画像に対して、副走査リピートを
行う際の読出し方法について説明する。従来、図１４に
示すのオリジナル画像は、図１６に示すの副走査イ
ネーブル信号によって読出され、図１６に示すのＰＳ
４〜ＰＳ７信号で図１０及び図１１のラッチ８８〜９１
にそれぞれラッチされていた。しかし、副走査リピート
を行う際には、図１６に示すの副走査イネーブル信号
によって読出し、図１６に示すのＰＳ４〜ＰＳ７信号
でそれぞれラッチさせることにより、ＹＡＤＲからの出
力は図１６に示すの信号が“１”になる度に、ゼロク
リアされ、図１５に示すのように、リピートされたイ
メージでメモリ部１５８から出力される。
信号、ＹＯＦＦ信号の３つの信号をそれぞれ入力するＤ
フリップフロップ４７〜４９では、ＸＭＡ，ＹＭＡと同
期を合わせて信号ＲＯＴ＜０＞，ＲＯＴ＜１＞，ＲＯＴ
＜２＞をそれぞれ出力する。そして、これら３ｂｉｔの
ＲＯＴ信号により、図１３に示すような〜の画像イ
メージを出力することができる。次に、メモリ部１５８
に格納したオリジナル画像に対して、副走査リピートを
行う際の読出し方法について説明する。従来、図１４に
示すのオリジナル画像は、図１６に示すの副走査イ
ネーブル信号によって読出され、図１６に示すのＰＳ
４〜ＰＳ７信号で図１０及び図１１のラッチ８８〜９１
にそれぞれラッチされていた。しかし、副走査リピート
を行う際には、図１６に示すの副走査イネーブル信号
によって読出し、図１６に示すのＰＳ４〜ＰＳ７信号
でそれぞれラッチさせることにより、ＹＡＤＲからの出
力は図１６に示すの信号が“１”になる度に、ゼロク
リアされ、図１５に示すのように、リピートされたイ
メージでメモリ部１５８から出力される。
【００１６】また、上述のオリジナル画像を読み込み、
図１５に示すのマルチイメージの画像として出力した
い場合、図１８に示す回路構成において、メモリ部１５
８に書き込む前に主走査リピート部１７１によって主走
査リピートをかけて図１４のを書き込み、読出す際に
副走査リピートをかけて出力すると、図１５ののマル
チイメージの画像が出力される。しかし、図１８に示す
構成では、画像回転、すなわち、ＲＯＴ信号を変化させ
て図１３の８種類の画像として取出そうとすると、不具
合が生じる。例えば、図１４のを、図１４ののイメ
ージでメモリ部１５８に読み込み、ＲＯＴ＝３（図１３
の）で出力しようとすると、図２０に示すのように
なりマルチイメージ画像とならない。
図１５に示すのマルチイメージの画像として出力した
い場合、図１８に示す回路構成において、メモリ部１５
８に書き込む前に主走査リピート部１７１によって主走
査リピートをかけて図１４のを書き込み、読出す際に
副走査リピートをかけて出力すると、図１５ののマル
チイメージの画像が出力される。しかし、図１８に示す
構成では、画像回転、すなわち、ＲＯＴ信号を変化させ
て図１３の８種類の画像として取出そうとすると、不具
合が生じる。例えば、図１４のを、図１４ののイメ
ージでメモリ部１５８に読み込み、ＲＯＴ＝３（図１３
の）で出力しようとすると、図２０に示すのように
なりマルチイメージ画像とならない。
【００１７】そこで、図１９に示すように、主走査リピ
ート部１７３をデコーダ部の後段に設け、図１４のの
イメージをメモリ部１５８に取込み、ＲＯＴ＝３（図１
３の）のイメージで出力されたものに副走査リピート
をかけてメモリ部１５８から読出し、その後、主走査リ
ピートをかければ図２１に示すのマルチイメージの回
転画像が得られる。 ＜第２の実施例＞また、図１８の回路構成において、図
１４に示すのオリジナル原稿を副走査方向に副走査リ
ピート回数だけ繰返してスキャンし、図１５に示すの
イメージで取込まれるように、メモリ部１５８のアドレ
スをメモリ制御部１７２によって制御しても同様な効果
が得られる。つまり、図１８の主走査リピート部１７１
で図１５ののイメージが主走査方向にリピートされ、
図１５に示すのイメージでメモリ部１５８内に書き込
まれる。
ート部１７３をデコーダ部の後段に設け、図１４のの
イメージをメモリ部１５８に取込み、ＲＯＴ＝３（図１
３の）のイメージで出力されたものに副走査リピート
をかけてメモリ部１５８から読出し、その後、主走査リ
ピートをかければ図２１に示すのマルチイメージの回
転画像が得られる。 ＜第２の実施例＞また、図１８の回路構成において、図
１４に示すのオリジナル原稿を副走査方向に副走査リ
ピート回数だけ繰返してスキャンし、図１５に示すの
イメージで取込まれるように、メモリ部１５８のアドレ
スをメモリ制御部１７２によって制御しても同様な効果
が得られる。つまり、図１８の主走査リピート部１７１
で図１５ののイメージが主走査方向にリピートされ、
図１５に示すのイメージでメモリ部１５８内に書き込
まれる。
【００１８】これに対して、ＲＯＴ＝３（図１３の）
で読出すことにより、図２０に示すのマルチイメージ
の画像回転が可能となる。 ＜第３の実施例＞次に、本発明に係る第３の実施例とし
て副走査リピートと同様な動作の主走査リピートについ
て以下に説明する。
で読出すことにより、図２０に示すのマルチイメージ
の画像回転が可能となる。 ＜第３の実施例＞次に、本発明に係る第３の実施例とし
て副走査リピートと同様な動作の主走査リピートについ
て以下に説明する。
【００１９】図２２は、第３の実施例における圧伸部１
５６の構成を示す図である。
５６の構成を示す図である。
【００２０】前述した第１の実施例では、図１７に示す
の主走査同期信号（Ｌｓｙｎｃ）に同期して図９に示
すカウンタ５９をゼロクリアすることにより、ＸＡＤＲ
信号を出力していたが、図１７に示すの主走査イネー
ブル信号から図１７に示すの疑似信号Ｌｓｙｎｃ（Ｐ
Ｌｓｙｎｃ）を作り、これを図９のカウンタ５９に入れ
てゼロクリアさせ、ＸＡＤＲ信号を出力させることによ
り、主走査リピートが可能となる。
の主走査同期信号（Ｌｓｙｎｃ）に同期して図９に示
すカウンタ５９をゼロクリアすることにより、ＸＡＤＲ
信号を出力していたが、図１７に示すの主走査イネー
ブル信号から図１７に示すの疑似信号Ｌｓｙｎｃ（Ｐ
Ｌｓｙｎｃ）を作り、これを図９のカウンタ５９に入れ
てゼロクリアさせ、ＸＡＤＲ信号を出力させることによ
り、主走査リピートが可能となる。
【００２１】従って、書込み時には、通常のＬｓｙｎｃ
をカウンタ５９に入れ、図１４ののイメージでメモリ
部１５８に取込み、読出し時にＰＬｓｎｙｃをカウンタ
５９に入れ、かつ副走査リピートを組合わせることによ
り、図１５のが出力される。また、ＲＯＴ＝３とすれ
ば、図２１のが出力される。 ＜第４の実施例＞上述した第３の実施例において、図８
及び図９のラッチ５４〜５７にラッチ５１と別の値を書
込むことにより、主走査方向に任意の位置からのリピー
トが可能となる。例えば、図２３に示すの原稿をその
ままメモリ部１５８に書込み、“Ｃ”の位置をラッチ５
４〜５７にセットすれば、図２３ののイメージで読出
される。
をカウンタ５９に入れ、図１４ののイメージでメモリ
部１５８に取込み、読出し時にＰＬｓｎｙｃをカウンタ
５９に入れ、かつ副走査リピートを組合わせることによ
り、図１５のが出力される。また、ＲＯＴ＝３とすれ
ば、図２１のが出力される。 ＜第４の実施例＞上述した第３の実施例において、図８
及び図９のラッチ５４〜５７にラッチ５１と別の値を書
込むことにより、主走査方向に任意の位置からのリピー
トが可能となる。例えば、図２３に示すの原稿をその
ままメモリ部１５８に書込み、“Ｃ”の位置をラッチ５
４〜５７にセットすれば、図２３ののイメージで読出
される。
【００２２】次に、図１０及び図１１のラッチ７２〜７
５にラッチ６９と異なる値を書込むことにより、副走査
方向の任意の位置からリピートが可能となる。例えば、
図２３のの原稿をそのままメモリ部１５８に書込み、
“Ｅ”の位置をラッチ７２〜７５にセットすれば、図２
４ののイメージで読出される。そして、主副リピート
を双方とも行うことにより、図２３ののイメージから
任意の位置のマルチイメージ画像、例えば、図２４の
が出力される。
５にラッチ６９と異なる値を書込むことにより、副走査
方向の任意の位置からリピートが可能となる。例えば、
図２３のの原稿をそのままメモリ部１５８に書込み、
“Ｅ”の位置をラッチ７２〜７５にセットすれば、図２
４ののイメージで読出される。そして、主副リピート
を双方とも行うことにより、図２３ののイメージから
任意の位置のマルチイメージ画像、例えば、図２４の
が出力される。
【００２３】更に、これを利用すれば、１枚の原稿を１
度読取っただけで、任意の位置の任意の大きさのマルチ
イメージ画像を次々と出力することができる。
度読取っただけで、任意の位置の任意の大きさのマルチ
イメージ画像を次々と出力することができる。
【００２４】以上説明した実施例によれば、ページメモ
リを有する画像記録装置のメモリ部の制御方法を操作す
ることにより、原稿を１度読取っただけで任意の位置の
任意の大きさの主走査リピート、副走査リピート及びマ
ルチイメージなどの画像編集と回転鏡像などを組合わせ
た複雑な画像編集が可能となる。
リを有する画像記録装置のメモリ部の制御方法を操作す
ることにより、原稿を１度読取っただけで任意の位置の
任意の大きさの主走査リピート、副走査リピート及びマ
ルチイメージなどの画像編集と回転鏡像などを組合わせ
た複雑な画像編集が可能となる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ページメモリへのアクセスを制御することにより、それ
ぞれ異なる画像編集を組み合わせた複雑な画像編集を行
うことができる。従って、複雑な画像編集を簡単に行う
ことができ、利用者の利便性が向上する。
ページメモリへのアクセスを制御することにより、それ
ぞれ異なる画像編集を組み合わせた複雑な画像編集を行
うことができる。従って、複雑な画像編集を簡単に行う
ことができ、利用者の利便性が向上する。
【図１】，
【図２】実施例における画像処理部の構成を示すブロッ
ク図である。
ク図である。
【図３】圧縮する４画素×４ラインを示す模式図であ
る。
る。
【図４】図２に示すメモリ部のアクセスを示すブロック
図である。
図である。
【図５】副走査方向のイネーブル信号を示すタイミング
チャートである。
チャートである。
【図６】，
【図７】メモリ部をアクセスする際の時分割処理を示す
図である。
図である。
【図８】，
【図９】主走査方向アドレスカウンタ回路図である。
【図１０】，
【図１１】副走査方向アドレスカウンタ回路図である。
【図１２】主副アドレスカウンタ出力とＲＯＴ信号の回
路図である。
路図である。
【図１３】ＲＯＴ信号の違いによるそれぞれの出力画像
を示す図である。
を示す図である。
【図１４】，
【図１５】第１の実施例における出力画像を示す図であ
る。
る。
【図１６】副走査方向のイネーブル信号を示すタイミン
グチャートである。
グチャートである。
【図１７】主走査方向のイネーブル信号を示すタイミン
グチャートである。
グチャートである。
【図１８】圧伸部の構成を示す図である。
【図１９】第１の実施例における圧伸部の構成を示す図
である。
である。
【図２０】，
【図２１】第２の実施例における出力画像を示す図であ
る。
る。
【図２２】第３の実施例における圧伸部の構成を示す図
である。
である。
【図２３】，
【図２４】第４の実施例における出力画像を示す図であ
る。
る。
１５１ ＣＣＤ部 １５２ Ａ／Ｄ＆Ｓ／Ｈ部 １５３ シェーディング部 １５４ 入力マスキング部 １５５ 変倍処理部 １５６ 圧伸部 １５７ エンコーダ部 １５８ メモリ部 １５９ デコーダ部 １６０ マスキング・ＵＣＲ部 １６１ γ補正部 １６２ エッジ強調部
Claims (1)
- 【請求項１】 ページメモリを有し、種々の画像編集を
可能とする画像処理装置において、 前記ページメモリへのアクセスを制御する制御手段と、 画像を回転、鏡像化させる第１の画像編集手段と、 画像を主走査方向あるいは副走査方向若しくは双方向に
リピートさせる第２の画像編集手段とを有し、 前記第１及び第２の画像編集手段を組み合わせ、種々の
画像編集を可能とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239984A JPH05307594A (ja) | 1991-09-19 | 1991-09-19 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239984A JPH05307594A (ja) | 1991-09-19 | 1991-09-19 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307594A true JPH05307594A (ja) | 1993-11-19 |
Family
ID=17052749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239984A Withdrawn JPH05307594A (ja) | 1991-09-19 | 1991-09-19 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307594A (ja) |
-
1991
- 1991-09-19 JP JP3239984A patent/JPH05307594A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |