JPH05299946A - 比較回路 - Google Patents
比較回路Info
- Publication number
- JPH05299946A JPH05299946A JP4104641A JP10464192A JPH05299946A JP H05299946 A JPH05299946 A JP H05299946A JP 4104641 A JP4104641 A JP 4104641A JP 10464192 A JP10464192 A JP 10464192A JP H05299946 A JPH05299946 A JP H05299946A
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- JP
- Japan
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- transistor
- resistor
- circuit
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- equal
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Abstract
(57)【要約】
【目的】 比較回路の比較出力として常に一定の電流出
力を得る。 【構成】 本発明は、第１及び第２トランジスタ（１）
及び（７）と、第１及び第２バイアス回路（１１）及び
（１５）と、制御トランジスタ（２５）と、入力回路
（２６）とから構成される。
力を得る。 【構成】 本発明は、第１及び第２トランジスタ（１）
及び（７）と、第１及び第２バイアス回路（１１）及び
（１５）と、制御トランジスタ（２５）と、入力回路
（２６）とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタで構成さ
れる比較回路に関するもので、特に正確な出力電流が得
られる比較回路に関する。
れる比較回路に関するもので、特に正確な出力電流が得
られる比較回路に関する。
【０００２】
【従来の技術】トランジスタを利用した比較器では差動
増幅回路を利用した図２の如きものが一般に用いられ
る。第１トランジスタ（１）のベースには第１及び第２
抵抗（２）及び（３）により得られる基準電圧Ｖｒｅｆ
が印加されている。入力端子（４）には入力信号が印加
され、第３及び第４抵抗（５）及び（６）で分圧されて
第２トランジスタ（７）のベースに印加される。そし
て、基準電圧Ｖｒｅｆに対して第２トランジスタ（７）
のベース電圧が電圧ＶBE（ベース・エミッタ間電圧）以
上、低い値であれば第１トランジスタ（１）がオン、第
２トランジスタ（７）がオフする。その結果、定電流源
トランジスタ（８）に流れる電流ＩOと等しい電流ＩOが
出力端子（９）に流れる。
増幅回路を利用した図２の如きものが一般に用いられ
る。第１トランジスタ（１）のベースには第１及び第２
抵抗（２）及び（３）により得られる基準電圧Ｖｒｅｆ
が印加されている。入力端子（４）には入力信号が印加
され、第３及び第４抵抗（５）及び（６）で分圧されて
第２トランジスタ（７）のベースに印加される。そし
て、基準電圧Ｖｒｅｆに対して第２トランジスタ（７）
のベース電圧が電圧ＶBE（ベース・エミッタ間電圧）以
上、低い値であれば第１トランジスタ（１）がオン、第
２トランジスタ（７）がオフする。その結果、定電流源
トランジスタ（８）に流れる電流ＩOと等しい電流ＩOが
出力端子（９）に流れる。
【０００３】逆に、基準電圧Ｖｒｅｆに対して第２トラ
ンジスタ（７）のベース電圧が電圧ＶBE以上、高い値で
あれば第１トランジスタ（１）がオフ、第２トランジス
タ（７）がオンする。その結果、電流ＩOが出力端子
（１０）に流れる。従って、図２の回路に依れば入力信
号に対する判別出力として正確な電流出力が得られる。
ンジスタ（７）のベース電圧が電圧ＶBE以上、高い値で
あれば第１トランジスタ（１）がオフ、第２トランジス
タ（７）がオンする。その結果、電流ＩOが出力端子
（１０）に流れる。従って、図２の回路に依れば入力信
号に対する判別出力として正確な電流出力が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
回路では、第１トランジスタ（１）がオンしている時の
ベース電圧と、第２トランジスタ（７）がオンしている
時のベース電圧が、等しくない為に判別モードに応じて
定電流源トランジスタ（８）のコレクタ電圧が変化す
る。すると、定電流源トランジスタ（８）の電流増幅率
が変化し、定電流Ｉ Oの値が変動してしまい、出力電流
の値が変動してしまうという問題がある。これは、出力
電流の値として、正確なものが必要であり、電源電圧が
低いときに問題となる。
回路では、第１トランジスタ（１）がオンしている時の
ベース電圧と、第２トランジスタ（７）がオンしている
時のベース電圧が、等しくない為に判別モードに応じて
定電流源トランジスタ（８）のコレクタ電圧が変化す
る。すると、定電流源トランジスタ（８）の電流増幅率
が変化し、定電流Ｉ Oの値が変動してしまい、出力電流
の値が変動してしまうという問題がある。これは、出力
電流の値として、正確なものが必要であり、電源電圧が
低いときに問題となる。
【０００５】
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、エミッタが共通接続されて定電流源に
接続された第１及び第２トランジスタと、直列接続され
た第１乃至第３抵抗から成り、前記第１及び第２抵抗の
接続点が前記第１トランジスタのベースに接続された第
１バイアス回路と、直列接続された第４及び第５抵抗か
ら成り、前記第４及び第５抵抗の接続点が前記第２トラ
ンジスタのベースに接続された第２バイアス回路と、前
記第２トランジスタの出力信号に応じて前記第１バイア
ス回路の第３抵抗を短絡させる制御トランジスタと、入
力信号と基準電圧とを比較し、比較結果に応じて前記第
２バイアス回路の第５抵抗を短絡させる入力回路と、か
ら成り、前記第１抵抗と前記第４抵抗の値を等しくする
とともに前記第２及び第３抵抗の和と前記第５抵抗の値
とを等しく設定し、信号発生時の前記第１及び第２トラ
ンジスタから得られる比較出力の値を互いに等しくなる
ようにしたことを特徴とする。
成されたもので、エミッタが共通接続されて定電流源に
接続された第１及び第２トランジスタと、直列接続され
た第１乃至第３抵抗から成り、前記第１及び第２抵抗の
接続点が前記第１トランジスタのベースに接続された第
１バイアス回路と、直列接続された第４及び第５抵抗か
ら成り、前記第４及び第５抵抗の接続点が前記第２トラ
ンジスタのベースに接続された第２バイアス回路と、前
記第２トランジスタの出力信号に応じて前記第１バイア
ス回路の第３抵抗を短絡させる制御トランジスタと、入
力信号と基準電圧とを比較し、比較結果に応じて前記第
２バイアス回路の第５抵抗を短絡させる入力回路と、か
ら成り、前記第１抵抗と前記第４抵抗の値を等しくする
とともに前記第２及び第３抵抗の和と前記第５抵抗の値
とを等しく設定し、信号発生時の前記第１及び第２トラ
ンジスタから得られる比較出力の値を互いに等しくなる
ようにしたことを特徴とする。
【０００６】
【作用】本発明に依れば、比較動作を行なう第１及び第
２トランジスタの一方が動作する時のベース電圧を等し
くさせているので、比較結果として常に一定電流を得る
ことができる。
２トランジスタの一方が動作する時のベース電圧を等し
くさせているので、比較結果として常に一定電流を得る
ことができる。
【０００７】
【実施例】図１は、本発明の一実施例を示す回路図で、
（１１）は、直列接続された第１乃至第３抵抗（１２）
乃至（１４）から成る第１バイアス回路、（１５）は直
列接続された第４及び第５抵抗（１６）及び（１７）か
ら成る第２バイアス回路、（１８）はトランジスタ（１
９）及び（２０）からなる第１電流ミラー回路、（２
１）はトランジスタ（２２）乃至（２４）からなる第２
電流ミラー回路、（２５）はトランジスタ（２３）の出
力電流に応じて、第３抵抗（１４）を短絡する制御トラ
ンジスタ、（２６）は分圧抵抗（２７）及び（２８）と
トランジスタ（２９）とから成り、入力端子（４）から
の入力信号レベルに応じて第５抵抗（１７）を短絡する
入力回路である。
（１１）は、直列接続された第１乃至第３抵抗（１２）
乃至（１４）から成る第１バイアス回路、（１５）は直
列接続された第４及び第５抵抗（１６）及び（１７）か
ら成る第２バイアス回路、（１８）はトランジスタ（１
９）及び（２０）からなる第１電流ミラー回路、（２
１）はトランジスタ（２２）乃至（２４）からなる第２
電流ミラー回路、（２５）はトランジスタ（２３）の出
力電流に応じて、第３抵抗（１４）を短絡する制御トラ
ンジスタ、（２６）は分圧抵抗（２７）及び（２８）と
トランジスタ（２９）とから成り、入力端子（４）から
の入力信号レベルに応じて第５抵抗（１７）を短絡する
入力回路である。
【０００８】図１において、第１及び第２バイアス回路
（１１）及び（１５）の抵抗値を次の通り定める。
（１１）及び（１５）の抵抗値を次の通り定める。
【０００９】
【数１】
【００１０】
【数２】 この状態で、入力端子（４）に「Ｌ」レベルの入力信号
を加えるとする。すると、該「Ｌ」レベルの信号に応じ
てトランジスタ（２９）は、オフを保つ。その為、第２
トランジスタ（７）のベース電圧Ｖ2は、
を加えるとする。すると、該「Ｌ」レベルの信号に応じ
てトランジスタ（２９）は、オフを保つ。その為、第２
トランジスタ（７）のベース電圧Ｖ2は、
【００１１】
【数３】 となり、電圧Ｖ2が第２トランジスタ（７）のベースに
印加される。又、第２トランジスタ（７）のベースに電
圧Ｖ2が印加されることに伴い、第２トランジスタ
（７）がオンし始め、第２電流ミラー回路（２１）に電
流が流れる。すると、トランジスタ（２３）のコレクタ
電流により制御トランジスタ（２５）がオンし、第３抵
抗（１４）を短絡させる。すると、第１トランジスタ
（１）のベース電圧Ｖ1は、
印加される。又、第２トランジスタ（７）のベースに電
圧Ｖ2が印加されることに伴い、第２トランジスタ
（７）がオンし始め、第２電流ミラー回路（２１）に電
流が流れる。すると、トランジスタ（２３）のコレクタ
電流により制御トランジスタ（２５）がオンし、第３抵
抗（１４）を短絡させる。すると、第１トランジスタ
（１）のベース電圧Ｖ1は、
【００１２】
【数４】 となる。その為、前記電圧Ｖ1と前記電圧Ｖ2とが比較さ
れ、式（１）及び（２）の条件より第１トランジスタ
（１）がオフ、第２トランジスタ（７）がオンする。そ
の為、第２トランジスタ（７）のベースに前記電圧Ｖ2
が加わった状態で、電流ＩOが第２トランジスタ（７）
に流れる。
れ、式（１）及び（２）の条件より第１トランジスタ
（１）がオフ、第２トランジスタ（７）がオンする。そ
の為、第２トランジスタ（７）のベースに前記電圧Ｖ2
が加わった状態で、電流ＩOが第２トランジスタ（７）
に流れる。
【００１３】従って、出力端子（３０）には電流ＩOが
発生し、出力端子（３１）には電流が発生しない。次に
入力端子（４）に「Ｈ」レベルの入力信号を加えると、
トランジスタ（２９）がオンし、第５抵抗（１７）を短
絡する。その為、第２トランジスタ（７）のベース電圧
Ｖ2はアースレベルとなる。一方、第１トランジスタ
（１）のベース電圧Ｖ1は、制御トランジスタ（２５）
のオフに伴い
発生し、出力端子（３１）には電流が発生しない。次に
入力端子（４）に「Ｈ」レベルの入力信号を加えると、
トランジスタ（２９）がオンし、第５抵抗（１７）を短
絡する。その為、第２トランジスタ（７）のベース電圧
Ｖ2はアースレベルとなる。一方、第１トランジスタ
（１）のベース電圧Ｖ1は、制御トランジスタ（２５）
のオフに伴い
【００１４】
【数５】 となる。式（５）の電圧Ｖ1は、式（１）及び（２）よ
り式（３）の電圧Ｖ2と等しい。その為、定電流源トラ
ンジスタ（８）に対するコレクタ電圧の変化はなく前述
の場合と等しい電流ＩOが第１トランジスタ（１）のコ
レクタに流れる。従って、出力端子（３０）及び（３
１）に互いに等しい電流出力を得ることができる。
り式（３）の電圧Ｖ2と等しい。その為、定電流源トラ
ンジスタ（８）に対するコレクタ電圧の変化はなく前述
の場合と等しい電流ＩOが第１トランジスタ（１）のコ
レクタに流れる。従って、出力端子（３０）及び（３
１）に互いに等しい電流出力を得ることができる。
【００１５】尚、「Ｌ」レベルの入力信号印加時には電
圧Ｖ1は、
圧Ｖ1は、
【００１６】
【数６】
【００１７】
【数７】 と設定する。
【００１８】
【発明の効果】以上述べた如く、本発明に依れば「Ｈ」
及び「Ｌ」の判別出力として常に互いに等しい値の電流
を得ることができる。その為、低電源電圧での判別でも
安定な判別出力を得ることができる。
及び「Ｌ」の判別出力として常に互いに等しい値の電流
を得ることができる。その為、低電源電圧での判別でも
安定な判別出力を得ることができる。
【図１】本発明の比較回路を示す回路図である。
【図２】従来の比較回路を示す回路図である。
（１） 第１トランジスタ （７） 第２トランジスタ （１１） 第１バイアス回路 （１５） 第２バイアス回路 （２５） 制御トランジスタ （２６） 入力回路
Claims (2)
- 【請求項１】 エミッタが共通接続されて定電流源に接
続された第１及び第２トランジスタと、 直列接続された第１乃至第３抵抗から成り、前記第１及
び第２抵抗の接続点が前記第１トランジスタのベースに
接続された第１バイアス回路と、 直列接続された第４及び第５抵抗から成り、前記第４及
び第５抵抗の接続点が前記第２トランジスタのベースに
接続された第２バイアス回路と、 前記第２トランジスタの出力信号に応じて前記第１バイ
アス回路の第３抵抗を短絡させる制御トランジスタと、 入力信号と基準電圧とを比較し、比較結果に応じて前記
第２バイアス回路の第５抵抗を短絡させる入力回路と、 から成り、前記第１抵抗と前記第４抵抗の値を等しくす
るとともに前記第２及び第３抵抗の和と前記第５抵抗の
値とを等しく設定し、信号発生時の前記第１及び第２ト
ランジスタから得られる比較出力の値を互いに等しくな
るようにしたことを特徴とする比較回路。 - 【請求項２】 前記定電流源は、トランジスタで構成さ
れ、前記第１及び第２トランジスタの比較動作に伴う電
圧変化に応じて、流れる電流が変化することを特徴とす
る請求項１記載の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104641A JPH05299946A (ja) | 1992-04-23 | 1992-04-23 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104641A JPH05299946A (ja) | 1992-04-23 | 1992-04-23 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299946A true JPH05299946A (ja) | 1993-11-12 |
Family
ID=14386084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104641A Pending JPH05299946A (ja) | 1992-04-23 | 1992-04-23 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299946A (ja) |
-
1992
- 1992-04-23 JP JP4104641A patent/JPH05299946A/ja active Pending
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