JPH0529930A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0529930A JPH0529930A JP3186417A JP18641791A JPH0529930A JP H0529930 A JPH0529930 A JP H0529930A JP 3186417 A JP3186417 A JP 3186417A JP 18641791 A JP18641791 A JP 18641791A JP H0529930 A JPH0529930 A JP H0529930A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- terminal
- data
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路で実現されたＰＬＬ回路にお
いて、データ信号入力時の引き込み時間を短くすること
を目的とする。 【構成】 データ信号が入力されていないときに、電圧
制御発振器が出力するクロック信号が引き込み周波数に
なるような電圧にラグリンドフイルタを構成する容量の
一方の電極を充電することを特徴とする。
いて、データ信号入力時の引き込み時間を短くすること
を目的とする。 【構成】 データ信号が入力されていないときに、電圧
制御発振器が出力するクロック信号が引き込み周波数に
なるような電圧にラグリンドフイルタを構成する容量の
一方の電極を充電することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で実現
され、発振器の周波数および位相がつねに入力信号の周
波数および位相に一致するように位相差を検出してフィ
ードバック制御を行う手段を有するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に利用する。
され、発振器の周波数および位相がつねに入力信号の周
波数および位相に一致するように位相差を検出してフィ
ードバック制御を行う手段を有するＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に利用する。
【０００２】
【従来の技術】従来のＰＬＬ回路の基本構成を図３を参
照して説明する。位相比較器１の入力１１および１２に
データ入力端子６と電圧制御発振器５の出力とを接続
し、位相比較器１の出力は抵抗２および３と容量４とで
構成さたラグリードフィルタに接続し、このラグリード
フィルタの出力は電圧制御発振器５の入力に接続された
回路構成になっている。次に、回路動作を説明する。位
相比較器１はデータ入力端子６から入力されたデータ信
号と電圧制御発振器５から出力されるクロック信号との
位相差を検出し、位相差をクロックのデューディ比に変
換する。ラグリードフィルタは低域通過フィルタで位相
比較器１の出力に含まれる不要な高調波成分および雑音
を除去する。電圧制御発振器５はラグリードフィルタか
ら出力される電圧によりクロック信号の発振周波数が決
まる発振器であり、その出力が位相比較器１にフィード
バックされる。
照して説明する。位相比較器１の入力１１および１２に
データ入力端子６と電圧制御発振器５の出力とを接続
し、位相比較器１の出力は抵抗２および３と容量４とで
構成さたラグリードフィルタに接続し、このラグリード
フィルタの出力は電圧制御発振器５の入力に接続された
回路構成になっている。次に、回路動作を説明する。位
相比較器１はデータ入力端子６から入力されたデータ信
号と電圧制御発振器５から出力されるクロック信号との
位相差を検出し、位相差をクロックのデューディ比に変
換する。ラグリードフィルタは低域通過フィルタで位相
比較器１の出力に含まれる不要な高調波成分および雑音
を除去する。電圧制御発振器５はラグリードフィルタか
ら出力される電圧によりクロック信号の発振周波数が決
まる発振器であり、その出力が位相比較器１にフィード
バックされる。
【０００３】ここで、入力データ信号に対して電圧制御
発振器５が出力するクロック信号の位相が遅れていた場
合に、位相比較器１はラグリードフィルタの出力電圧が
高くなるようにデューディ比を変化させたクロックを出
力する。ラグリードフィルタの出力電圧が高くなると電
圧制御発振器５が出力するクロックの周波数が高くな
る。この電圧制御発振器５が出力するクロック信号を位
相比較器１によりデータ信号と位相比較すると、電圧制
御発振器５の出力するクロック信号の周波数が前動作よ
りも高いので入力データ信号との位相差が少なくなる。
この動作を繰り返すことにより入力データ信号と電圧制
御発振器５が出力するクロック信号との位相差がなくな
る。位相差がなくなると位相比較器１はデューディ比５
０％のクロックを出力するのでラグリードフィルタの出
力電圧は一定になり、電圧制御発振器５の出力するクロ
ック信号の周波数も一定になる。この一連の動作により
電圧制御発振器５の周波数および位相が入力データ信号
の周波数および位相に一致する。
発振器５が出力するクロック信号の位相が遅れていた場
合に、位相比較器１はラグリードフィルタの出力電圧が
高くなるようにデューディ比を変化させたクロックを出
力する。ラグリードフィルタの出力電圧が高くなると電
圧制御発振器５が出力するクロックの周波数が高くな
る。この電圧制御発振器５が出力するクロック信号を位
相比較器１によりデータ信号と位相比較すると、電圧制
御発振器５の出力するクロック信号の周波数が前動作よ
りも高いので入力データ信号との位相差が少なくなる。
この動作を繰り返すことにより入力データ信号と電圧制
御発振器５が出力するクロック信号との位相差がなくな
る。位相差がなくなると位相比較器１はデューディ比５
０％のクロックを出力するのでラグリードフィルタの出
力電圧は一定になり、電圧制御発振器５の出力するクロ
ック信号の周波数も一定になる。この一連の動作により
電圧制御発振器５の周波数および位相が入力データ信号
の周波数および位相に一致する。
【０００４】
【発明が解決しようとする課題】ここで、簡単のため５
Ｖ単一電源で動作するＬＳＩを例に説明を行う。所望の
プルレンジやループ利得を得るため、またＶＣＯ設計上
の制限から、動作時にラグリードフィルタの出力電圧が
２．５Ｖ付近で設計されるのが一般的である。しかし、
従来のＰＬＬ回路では、データ信号が入力されない場
合、例えば電源投入時およびデータ断状態時に容量の電
荷の蓄積状態が保証されないので、最悪の場合にラグリ
ードフィルタの出力が０Ｖまたは５Ｖになる。その後に
データ信号が入力されると、位相比較器１の動作により
ラグリードフィルタの出力電圧が２．５Ｖ付近まで変化
して安定動作を行う。そこでラグリードフィルタはジッ
タ抑圧のため時定数を大きく設定する必要があるから引
き込み時間が著しく長くなる欠点がある。
Ｖ単一電源で動作するＬＳＩを例に説明を行う。所望の
プルレンジやループ利得を得るため、またＶＣＯ設計上
の制限から、動作時にラグリードフィルタの出力電圧が
２．５Ｖ付近で設計されるのが一般的である。しかし、
従来のＰＬＬ回路では、データ信号が入力されない場
合、例えば電源投入時およびデータ断状態時に容量の電
荷の蓄積状態が保証されないので、最悪の場合にラグリ
ードフィルタの出力が０Ｖまたは５Ｖになる。その後に
データ信号が入力されると、位相比較器１の動作により
ラグリードフィルタの出力電圧が２．５Ｖ付近まで変化
して安定動作を行う。そこでラグリードフィルタはジッ
タ抑圧のため時定数を大きく設定する必要があるから引
き込み時間が著しく長くなる欠点がある。
【０００５】次に、図４のタイムチャートで説明する
と、（ａ）は入力データ信号であり、（ｂ）は位相比較
器１の出力であり、データ信号が入力されると出力クロ
ック信号のデューディ比を可変して出力する。（ｃ）は
ラグリードフィルタ出力であり、データ信号が入力され
ると位相比較器１の出力を積分するが、ラグリードフィ
ルタの時定数が大きいので引き込み時間が著しく長くな
っている。
と、（ａ）は入力データ信号であり、（ｂ）は位相比較
器１の出力であり、データ信号が入力されると出力クロ
ック信号のデューディ比を可変して出力する。（ｃ）は
ラグリードフィルタ出力であり、データ信号が入力され
ると位相比較器１の出力を積分するが、ラグリードフィ
ルタの時定数が大きいので引き込み時間が著しく長くな
っている。
【０００６】本発明は、このような欠点を除去するもの
で、データ信号入力時の引き込み時間を短くする手段を
もつＰＬＬ回路を提供することを目的とする。
で、データ信号入力時の引き込み時間を短くする手段を
もつＰＬＬ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、データ信号と
クロック信号とを入力する位相比較器と、一方の端子が
上記位相比較器の出力に接続された第一抵抗と、一方の
端子が上記第一抵抗の他方の端子に接続された第二抵抗
と、一方の端子が上記第二抵抗の他方の端子に接続さ
れ、他方の端子が共通電位に接続された容量と、上記第
一抵抗の他方の端子がその入力に接続され、その出力が
上記位相比較器のクロック入力に接続された電圧制御発
振器とを備えたＰＬＬ回路において、リセット信号とデ
ータ断信号とを入力とするオア回路と、上記容量の一方
の端子と基準電圧源の間に直列に接続され、上記オア回
路の出力信号により開閉が制御されるスイッチ回路とを
備えたことことを特徴とする。
クロック信号とを入力する位相比較器と、一方の端子が
上記位相比較器の出力に接続された第一抵抗と、一方の
端子が上記第一抵抗の他方の端子に接続された第二抵抗
と、一方の端子が上記第二抵抗の他方の端子に接続さ
れ、他方の端子が共通電位に接続された容量と、上記第
一抵抗の他方の端子がその入力に接続され、その出力が
上記位相比較器のクロック入力に接続された電圧制御発
振器とを備えたＰＬＬ回路において、リセット信号とデ
ータ断信号とを入力とするオア回路と、上記容量の一方
の端子と基準電圧源の間に直列に接続され、上記オア回
路の出力信号により開閉が制御されるスイッチ回路とを
備えたことことを特徴とする。
【０００８】
【作用】データ信号が入力している間は従来のＰＬＬ回
路と同じ動作であるが、データが入力されないときにオ
ア回路１３の出力は「Ｈ」になり、スイッチ回路１０は
基準電圧発生回路９から出力される電圧を容量４の一方
の電極に与える。そのときに、電圧制御発振器５の出力
するクロック信号が引き込み周波数付近になるような電
圧に基準電圧発生回路９の出力する電圧を充電するの
で、その後にデータ信号が入力されてもデータ信号と電
圧制御発振器５の出力するクロック信号との位相差が少
なく、したがって引き込み時間を短くすることができ
る。
路と同じ動作であるが、データが入力されないときにオ
ア回路１３の出力は「Ｈ」になり、スイッチ回路１０は
基準電圧発生回路９から出力される電圧を容量４の一方
の電極に与える。そのときに、電圧制御発振器５の出力
するクロック信号が引き込み周波数付近になるような電
圧に基準電圧発生回路９の出力する電圧を充電するの
で、その後にデータ信号が入力されてもデータ信号と電
圧制御発振器５の出力するクロック信号との位相差が少
なく、したがって引き込み時間を短くすることができ
る。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。この実施例は、図１に示すように、位相
比較器１の入力１１および１２にデータ入力端子６と電
圧制御発振器５の出力を接続し、位相比較器１の出力は
抵抗２および３と容量４とで構成されたラグリードフィ
ルタに接続し、このラグリードフィルタの出力は電圧制
御発振器５の入力に接続され、スイッチ回路１０の入力
は基準電圧発生回路９の出力を接続し、制御入力にリセ
ット入力端子７とデータ断入力端子８との論理和をとる
オア回路１３の出力を接続し、出力を抵抗３と容量４の
間に接続した回路構成となっている。すなわち、この実
施例は、図１に示すように、データ信号とクロック信号
とを入力する位相比較器１と、一方の端子が上記位相比
較器１の出力に接続された抵抗２と、一方の端子が抵抗
２の他方の端子に接続された抵抗３と、一方の端子が抵
抗３の他方の端子に接続され、他方の端子が共通電位に
接続された容量４と、抵抗２の他方の端子がその入力に
接続され、その出力が位相比較器１のクロック入力に接
続された電圧制御発振器５とを備え、さらに、本発明の
特徴とする手段として、リセット信号とデータ断信号と
を入力とするオア回路１３と、容量４の一方の端子と基
準電圧発生回路９の間に直列に接続され、オア回路１３
の出力信号により開閉が制御されるスイッチ回路１０と
を備える。
して説明する。この実施例は、図１に示すように、位相
比較器１の入力１１および１２にデータ入力端子６と電
圧制御発振器５の出力を接続し、位相比較器１の出力は
抵抗２および３と容量４とで構成されたラグリードフィ
ルタに接続し、このラグリードフィルタの出力は電圧制
御発振器５の入力に接続され、スイッチ回路１０の入力
は基準電圧発生回路９の出力を接続し、制御入力にリセ
ット入力端子７とデータ断入力端子８との論理和をとる
オア回路１３の出力を接続し、出力を抵抗３と容量４の
間に接続した回路構成となっている。すなわち、この実
施例は、図１に示すように、データ信号とクロック信号
とを入力する位相比較器１と、一方の端子が上記位相比
較器１の出力に接続された抵抗２と、一方の端子が抵抗
２の他方の端子に接続された抵抗３と、一方の端子が抵
抗３の他方の端子に接続され、他方の端子が共通電位に
接続された容量４と、抵抗２の他方の端子がその入力に
接続され、その出力が位相比較器１のクロック入力に接
続された電圧制御発振器５とを備え、さらに、本発明の
特徴とする手段として、リセット信号とデータ断信号と
を入力とするオア回路１３と、容量４の一方の端子と基
準電圧発生回路９の間に直列に接続され、オア回路１３
の出力信号により開閉が制御されるスイッチ回路１０と
を備える。
【００１０】次に、この実施例の動作を説明する。デー
タ信号が入力している間は従来のＰＬＬ回路と同じ動作
であるが、データ信号が入力されないとき、例えば電源
投入時またはデータ断時には、それぞれリセット入力端
子７かデータ断入力端子８に入力される信号が「Ｈ」に
なり、オア回路１３の出力は「Ｈ」になる。オア回路１
３の出力が「Ｈ」になると、スイッチ回路１０は基準電
圧発生回路９から出力される電圧を容量４の一方の電極
に入力する。そのときに基準電圧発生回路９の出力する
電圧を電圧制御発振器５の出力するクロック信号が引き
込み周波数付近になるような電圧に設定することによ
り、その後にデータ信号が入力されてもデータ信号と電
圧制御発振器５の出力するクロック信号との位相差が少
ないので引き込み時間を短くすることができる。
タ信号が入力している間は従来のＰＬＬ回路と同じ動作
であるが、データ信号が入力されないとき、例えば電源
投入時またはデータ断時には、それぞれリセット入力端
子７かデータ断入力端子８に入力される信号が「Ｈ」に
なり、オア回路１３の出力は「Ｈ」になる。オア回路１
３の出力が「Ｈ」になると、スイッチ回路１０は基準電
圧発生回路９から出力される電圧を容量４の一方の電極
に入力する。そのときに基準電圧発生回路９の出力する
電圧を電圧制御発振器５の出力するクロック信号が引き
込み周波数付近になるような電圧に設定することによ
り、その後にデータ信号が入力されてもデータ信号と電
圧制御発振器５の出力するクロック信号との位相差が少
ないので引き込み時間を短くすることができる。
【００１１】次に、図２のタイムチャートで説明する。
（ａ）はデータ信号であり、（ｂ）は位相比較器１の出
力であり、データ信号が入力されないときはラグリード
フィルタは（ｃ）のように基準電圧発生回路９が出力す
る電圧を出力するので、電圧制御発振器５の出力するク
ロック信号の周波数は引き込み周波数付近になってい
る。その後にデータ信号が入力してもデータ信号と電圧
制御発振器５の位相差が少ないので、（ｃ）のように引
き込み時間が短くできる。
（ａ）はデータ信号であり、（ｂ）は位相比較器１の出
力であり、データ信号が入力されないときはラグリード
フィルタは（ｃ）のように基準電圧発生回路９が出力す
る電圧を出力するので、電圧制御発振器５の出力するク
ロック信号の周波数は引き込み周波数付近になってい
る。その後にデータ信号が入力してもデータ信号と電圧
制御発振器５の位相差が少ないので、（ｃ）のように引
き込み時間が短くできる。
【００１２】
【発明の効果】本発明は、以上説明したように、データ
信号が入力されないときにラグリードフィルタを構成す
る容量の一方の電極を電圧制御発振器が出力するクロッ
ク信号が引き込み周波数となるような電圧に充電するの
で、その後にデータ信号が入力されたときでも引き込み
時間を短くできる効果がある。
信号が入力されないときにラグリードフィルタを構成す
る容量の一方の電極を電圧制御発振器が出力するクロッ
ク信号が引き込み周波数となるような電圧に充電するの
で、その後にデータ信号が入力されたときでも引き込み
時間を短くできる効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】本発明実施例の動作を示すタイミングチャー
ト。
ト。
【図３】従来例の構成を示すブロック構成図。
【図４】従来例の動作を示すタイミングチャート。
１ 位相比較器 ２、３ 抵抗 ４ 容量 ５ 電圧制御発振器 ６ データ入力端子 ７ リセット入力端子 ８ データ断入力端子 ９ 基準電圧発生回路 １０ スイッチ回路 １３ オア回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東野 勝彦 東京都港区西新橋三丁目20番４号 日本電 気エンジニアリング株式会社
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ信号とクロック信号とを入力する
位相比較器と、 一方の端子が上記位相比較器の出力に接続された第一抵
抗と、 一方の端子が上記第一抵抗の他方の端子に接続された第
二抵抗と、 一方の端子が上記第二抵抗の他方の端子に接続され、他
方の端子が共通電位に接続された容量と、 上記第一抵抗の他方の端子がその入力に接続され、その
出力が上記位相比較器のクロック入力に接続された電圧
制御発振器とを備えたＰＬＬ回路において、 リセット信号とデータ断信号とを入力とするオア回路
と、 上記容量の一方の端子と基準電圧源の間に直列に接続さ
れ、上記オア回路の出力信号により開閉が制御されるス
イッチ回路とを備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186417A JPH0529930A (ja) | 1991-07-25 | 1991-07-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186417A JPH0529930A (ja) | 1991-07-25 | 1991-07-25 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529930A true JPH0529930A (ja) | 1993-02-05 |
Family
ID=16188064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186417A Pending JPH0529930A (ja) | 1991-07-25 | 1991-07-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529930A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028234B2 (ja) * | 1985-12-02 | 1990-02-22 | Hitachi Ltd |
-
1991
- 1991-07-25 JP JP3186417A patent/JPH0529930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028234B2 (ja) * | 1985-12-02 | 1990-02-22 | Hitachi Ltd |
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