JPH0529607A - Ｍｉｓゲート制御型サイリスタ半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 各領域の境界の構造を改善することによっ
て、ＭＩＳゲート制御型サイリスタ半導体装置のターン
オン特性の向上及び低オン電圧化を図ること。 【構成】 伝導度変調層５の表面側には、ｎ型の第１の
ＭＩＳ部８のチャネル拡散層９ａを含む第２導電型の第
２領域９と、この第２領域９の表面側に第１のＭＩＳ部
８の第１導電型の拡散層１４をドレイン領域とするｎ型
の第２のＭＩＳ部１３ａとを有する。ここで、第２のゲ
ート電極１２は、横方向に向けて交互に曲折している。
従って、このゲート電極１２の自己整合で形成されたソ
ース領域１６及び拡散層１４（ドレイン領域）のチャネ
ル形成領域側の側面は、ゲート電極１２の形状に対応し
て、交互に他方側に向けて張り出す形状になっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＩＳゲート制御型サ
イリスタ半導体装置に関し、特に、そのターンオフ用Ｍ
ＩＳ部の構造技術に関する。

【０００２】

【従来の技術】代表的な電力用スイッチング素子として
は、ｐｎｐｎ構造のサイリスタあるが、この構造のサイ
リスタは、電流駆動素子であるため、消費電力が大き
く、またターンオフさせるために、アノード・カソード
間を電圧無印加状態とし、素子電流を除去する必要があ
る。そこで、伝導度変調型ＭＩＳＦＥＴ（ＩＧＢＴ）の
ラッチアップ現象を利用すると共に、その構造にターン
オフ用ＭＩＳ部を設けたＭＩＳゲート制御型サイリスタ
が開発されている。

【０００３】その代表的な構造は、図４に示すように、
ｐ⁺ 型アノード領域２１にｎ⁺ 型バッファ層２２を介し
て積層されたｎ^- 型伝導度変調層２３と、その表面側に
第１のゲート電極２４を備えるｎ型の第１のＭＯＳ部２
５と、そのｐ型チャネル拡散層を含むｐ型拡散領域２６
と、その表面側に第２のゲート電極２７を備え、第１の
ＭＯＳ部２５のｎ⁺型拡散領域２８をドレイン領域とす
るｎ型の第２のＭＯＳ部２９とを有する。ここで、第２
のＭＯＳ部２９のｎ⁺ 型ソース領域３０及びｐ型拡散領
域２６には、カソード電極３１が導電接続されている。

【０００４】かかる構造のＭＩＳゲート制御型サイリス
タにおいて、ｐ⁺型アノード領域２１に導電接続するア
ノード電極３２をカソード電極３１に対し正電位とした
状態で、第１のゲート電極２４及び第２のゲート電極２
７に対し、正電位を印加すると、第１のＭＯＳ部２５及
び第２のＭＯＳ部２９において、各ゲート電極２４，２
７の直下におけるｐ型拡散領域２６の表面がｎ型に反転
して、ｎ⁺ 型ソース領域３０，ｎ⁺ 型拡散領域２８，及
びｎ^- 型伝導度変調層２３が同電位となる。これによ
り、ｎ^- 型伝導度変調層２３には、電子が注入されると
共に、ｐ⁺ 型アノード領域２１から正孔も注入される。
ここで、ｎ^- 型伝導度変調層２３に注入された正孔が、
ｐ型拡散領域２６におけるｎ⁺ 型拡散領域２８直下を通
り、正孔電流が流れると、この領域の短絡抵抗に起因し
て電圧降下が発生し、ｎ⁺ 型拡散領域２８，ｐ型拡散領
域２６及びｎ^- 型伝導度変調層２３によって構成される
ｎｐｎ構造のトランジスタがオン状態となってサイリス
タがターンオンする。この状態から、第１のゲート電極
２４及び第２のゲート電極２７を０電位に低下させる
と、第２のＭＯＳ部２９において、ｎ⁺ 型ソース領域３
０とｎ⁺ 型拡散領域２８とが非導通状態となって、サイ
リスタがターンオフする。

【０００５】ここで、第２のゲート電極２７は、図５
（ａ），（ｂ）に示すように、直線構造を有しており、
このゲート電極２７の自己整合で形成されたｎ⁺ 型ソー
ス領域３０及びｎ⁺ 型拡散領域２８の側面も、第２のゲ
ート電極２７の形状に対応して直線形状を有する。

【０００６】

【発明が解決しようとする課題】このような従来の構造
のＭＩＳゲート制御型サイリスタ半導体装置において、
サイリスタがターンオンしやすくするために、ｎ⁺ 型拡
散領域２８の距離を拡大し、その直下においてラッチア
ップ現象が発生しやすいように設計されている。

【０００７】しかしながら、ｎ⁺ 型拡散領域２８の距離
の拡大は、この領域の抵抗分の増大となって、ｎ^- 型伝
導度変調層２３への電子の注入の遅延、すなわち、サイ
リスタのターンオン動作を遅らせる原因となるという問
題を有している。さらに、オン電圧が高くなるという問
題も招来させる。

【０００８】かかる問題に対し、本願発明者は、この構
造のサイリスタ半導体装置に特有の拡散領域の距離を拡
大した構造を逆に利用して、チャネル抵抗分を低減し、
ターンオン動作を改善すると共に、そのオン電圧も低減
することを提案にする。

【０００９】すなわち、本発明の課題は、各領域の境界
側の構造を改善することによって、チャネル抵抗を低減
可能なＭＩＳゲート制御型サイリスタ半導体装置を提供
することにある。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係るＭＩＳゲート制御型サイリスタ半導体
装置は、第１導電型の伝導度変調層に第２導電型の第１
領域を介して導電接続する第１の電極部と、伝導度変調
層の表面側に第１のゲート電極を備える第１のＭＩＳ部
と、このＭＩＳ部のチャネル拡散層を含む第２導電型の
第２領域の表面側に第２のゲート電極を備え、第１のＭ
ＩＳ部の第１導電型の拡散層をドレイン領域とする第１
導電型の第２のＭＩＳ部と、このＭＩＳ部の第１導電型
のソース領域及び第２領域に導電接続する第２の電極部
とを有している。ここで、第２の電極部は、コンタクト
領域を介して第２領域に導電接続させてもよい。この構
造のサイリスタ半導体装置に対し、本発明が講じた手段
は、第２のゲート電極を、第２領域の表面側で横方向に
向けて交互に曲折させ、このゲート電極の自己整合で形
成されるソース領域及びドレイン領域のチャネル形成領
域側の側面を、交互に他方側に向けて張り出すようにす
ることである。

【００１１】さらに、確実にターンオフ動作を制御でき
るように、第２の電極部は、ソース領域の側面に接する
高濃度の第２導電型の第３領域を介して第２領域に導電
接続しており、この第３領域とソース領域側面との境界
面が、ソース領域及びドレイン領域のチャネル形成領域
側の側面に対応して、ソース領域側に向けて張り出して
いることが好ましい。

【００１２】本発明において、第１のゲート電極及び第
２のゲート電極は、例えば、互いに外部で導電接続され
て、共通のゲート駆動信号が印加される。

【００１３】

【作用】以上の構成を有するＭＩＳゲート制御型サイリ
スタ半導体装置において、ターンオン動作時に、第１及
び第２のゲート電極に正電位を印加して、各ＭＩＳ部に
チャネルを形成すると、第１導電型（ｎ型）の伝導度変
調層に電子が注入されると共に、正孔も注入される。こ
のうち、正孔は、第２導電型（ｐ型）の第２領域におけ
る第１導電型（ｎ型）の拡散層の直下で、電圧降下を発
生させて、ラッチアップ現象を起こさせ、サイリスタを
オンさせる。ここで、第２のＭＩＳ部において、そのソ
ース領域及び拡散層（ドレイン領域）のチャネル形成領
域側の側面は、交互に他方側に向けて張り出すようにし
ているため、チャネル幅は実質的に延長され、チップ面
積に対するチャネル密度が高められている。このため、
チャネル抵抗が低減されているので、伝導度変調層に対
する電子の注入速度が高められ、サイリスタのターンオ
ン特性が向上すると共に、オン電圧の低下できる。ここ
で、拡散層は、ラッチアップ現象が発生しやすいよう
に、その長さが比較的拡張されているので、このソース
領域及び拡散層（ドレイン領域）の張り出し構造は、チ
ップに対するサイリスタ半導体装置の占有面積を拡大す
ることなく形成できる。

【００１４】ここで、ソース領域のドレイン領域に向か
う張り出し部分を、同じピッチに形成するのであれば、
奥深く張り出させる程、チャネルの幅を延長することに
なって好ましいが、延長するに伴って、第２電極側から
遠くにソース領域の側面が位置する構造になってしま
う。その距離が長くなりすぎると、ソース領域直下から
正孔の引出しが充分に行われず、第２のＭＩＳ部でラッ
チアップ現象が発生し、ターンオフ動作の制御に支障が
生じる。そこで、ソース領域の側面と、この側面に接す
る高濃度の第２導電型の第３領域との境界面も、前述の
張り出し構造に追従させて、ソース領域側に張り出す構
造を採用した場合には、このソース領域の直下の全体領
域から正孔をスムーズに引出すことができるので、第２
のＭＩＳ部でラッチアップ現象が発生することがない。

【００１５】

【実施例】次に、本発明の実施例に係るＭＩＳゲート制
御型サイリスタ半導体装置について、図面を参照して、
説明する。

【００１６】〔実施例１〕図１は、実施例１のＭＩＳゲ
ート制御型サイリスタ半導体装置の断面図である。

【００１７】このＭＩＳゲート制御型サイリスタ半導体
装置１において、アノード電極２が導電接続されたｐ⁺
型アノード領域３（第１領域）の表面側には、ｎ⁺ 型バ
ッファ層４を介してｎ^- 型伝導度変調層５が積層されて
いる。このｎ^- 型伝導度変調層５の表面側には、この表
面にゲート酸化膜６を介して対峙する第１のゲート電極
７を備えるｎ型の第１のＭＯＳ部８が形成されており、
そのｐ型チャネル拡散層９の表面が第１のチャネル形成
領域１０になる。さらに、ｎ^- 型伝導度変調層５の表面
側には、ｐ型チャネル拡散層９ａを含むようにｐ型拡散
領域９（第２領域）が形成されており、その表面側に
は、この表面にゲート酸化膜１１を介して対峙する第２
のゲート電極１２を備えるｎ型の第２のＭＯＳ部１３が
形成されている。ここで、第１のＭＯＳ部８と第２のＭ
ＯＳ部１３とは、ｎ⁺ 型拡散層１４を共通に形成されて
おり、このｎ⁺ 型拡散層１４は、第１のＭＯＳ部８のソ
ース領域であると共に、第２のＭＯＳ部１３のドレイン
領域でもある。この第２のＭＯＳ部１３においては、ｐ
型拡散領域９の表面側が第２のチャネル形成領域１５に
なる。さらに、第２のＭＯＳ部１３のｎ⁺ 型ソース領域
１６には、カソード電極１７が導電接続しており、この
カソード電極は、ｐ型拡散領域９中のｐ⁺ 型のコンタク
ト領域９ｂ（第３領域）にも導電接続している。ここ
で、ｎ⁺ 型ソース領域１６は、その直下でラッチアップ
現象が発生しにくいように、縮小されて形成されてい
る。

【００１８】かかる構造のＭＩＳゲート制御型サイリス
タ半導体装置１において、ｐ⁺ 型アノード領域３、ｎ^-
型伝導度変調領域５、及びｐ型チャネル拡散層９ａは、
ｎ^- 型伝導度変調領域５をｎベースとするｐｎｐ構造の
トランジスタを構成している。また、ｎ^- 型伝導度変調
領域５、ｐ型チャネル拡散層９ａ、及びｎ⁺ 型拡散層１
４は、ｐ型チャネル拡散層９ａをｐベースとするｎｐｎ
構造のトランジスタを構成している。さらに、ｐ⁺ 型ア
ノード領域３、ｎ^- 型伝導度変調領域５、ｐ型チャネル
拡散層９ａ、及びｎ⁺ 型拡散層１４は、ｐｎｐｎ構造の
サイリスタを構成している。ここで、第１のゲート電極
部７及び第２のゲート電極部１２は、いずれも、外部配
線層によってゲート端子Ｇに導電接続された状態で使用
され、いずれにも共通のゲート駆動信号が供給されるよ
うになっている。

【００１９】ここで、第２のＭＯＳ部１３の構造を、図
２（ａ），（ｂ）を参照して、詳述する。

【００２０】図２（ａ）は第２のＭＯＳ部１３周囲の概
略平面図であり、図２（ｂ）はその概略断面図である。
なお、カソード電極１７は図示していない。

【００２１】これらの図において、第２のＭＯＳ部１３
におけるｎ⁺ 型拡散層１４（ドレイン領域）の長さは、
その直下で正孔電流による電圧降下が発生して、ラッチ
アップ状態となりやすいように、一般に拡大されてい
る。従って、拡大された分に相応して、抵抗分が増大す
る。本例においては、この拡大されたｎ⁺ 型拡散層１４
（ドレイン領域）の形成領域を利用して、逆に、第２の
ＭＯＳ部１３のチャネル抵抗分を低下させる構造を有し
ている。すなわち、第２のＭＯＳ部１３におけるｎ⁺ 型
拡散層１４（ドレイン領域）及びｎ⁺ 型ソース領域１６
は、いずれも第２のゲート電極１２のセルファラインで
形成されるが、この第２のゲート電極１２は、ｐ型拡散
領域９の表面側で横方向に略直角に交互に曲折しなが
ら、幅方向へ延びている。従って、ｎ⁺ 型拡散層１４
（ドレイン領域）及びｎ⁺ 型ソース領域１６のチャネル
形成領域１５側の側面も、この第２のゲート電極１２の
形状に対応して、他方側に向かって交互に張り出した形
状になっている。このため、チャネル幅が実質上延長さ
れて、チャネル抵抗が低減されている。

【００２２】次に、このＭＩＳゲート制御型サイリスタ
半導体装置１の動作について説明する。

【００２３】まず、ｐ⁺ 型アノード領域３に導電接続す
るアノード電極２（アノード端子Ａ）を、カソード電極
１７（カソード端子Ｋ）に対し正電位にバイアスしてお
き、第１のゲート電極７及び第２のゲート電極１２（ゲ
ート端子Ｇ）に対し、正電位を印加すると、第１のＭＯ
Ｓ部８及び第２のＭＯＳ部１３において、第１のゲート
電極７及び第２のゲート電極１２の直下におけるｐ型拡
散領域９及びｐ型チャネル拡散層９ａの表面、すなわ
ち、チャネル形成領域１０，１５がｎ型に反転して、そ
こにチャネルが形成され、ｎ⁺ 型ソース領域１６，ｎ⁺
型拡散領域１４，及びｎ^- 型伝導度変調層５が導通す
る。このため、カソード電極１７側からの電子が、ｎ⁺
型ソース領域１６、チャネル形成領域１５、ｎ⁺ 型拡散
領域１４、及びチャネル形成領域１０を経て、伝導度変
調層５に注入される。これに対し、ｎ^- 型伝導度変調層
５には、ｐ⁺ 型アノード領域３側から正孔が注入され、
ｎ^- 型伝導度変調層５は伝導度変調状態となる。ここ
で、ｎ^- 型伝導度変調層５に注入された正孔が、チャネ
ル拡散領域９ａに注入され、そのｎ⁺ 型拡散領域１４の
直下を通って、正孔電流が流れると、この領域の短絡抵
抗に起因して電圧降下が発生する。この電圧降下によっ
て、ｎ⁺ 型拡散領域１４の直下でラッチアップ現象が発
生する。すなわち、ｎ⁺ 型拡散領域１４，ｐ型チャネル
拡散領域９ａ，及びｎ^- 型伝導度変調層５によって構成
されるｎｐｎ構造のトランジスタがオン状態になってサ
イリスタがターンオンする。

【００２４】このターンオン動作において、第２のＭＯ
Ｓ部１３においては、ｎ⁺ 型拡散層１４（ドレイン領
域）及びソース領域１６のチャネル形成領域１５側の側
面が、他方側に向かって交互に張り出した形状になって
いるため、チャネル幅が実質上延長されて、チャネル抵
抗が低減されている。このため、ｎ⁺ 型ソース領域１６
からｎ⁺ 型拡散層１４（ドレイン領域）を経て、ｎ^- 型
伝導度変調層５に注入される電子の注入速度が高くなっ
ており、サイリスタがトリガしやすい。また、チャネル
抵抗の低下によって、動作中のオン電圧も低いので、消
費電力が低い。

【００２５】次に、この状態から、第１のゲート電極７
及び第２のゲート電極１２を０電位に低下させると、第
２のＭＯＳ部１３において、ｎ⁺ 型ソース領域１６とｎ
⁺ 型拡散領域１４とが非導通状態となって、サイリスタ
がターンオフする。

【００２６】このように、本例のＭＩＳゲート制御型サ
イリスタ半導体装置１においては、サイリスタアクショ
ンを確実に起こさせるために、ｎ⁺ 型拡散層１４の長さ
を拡大するサイリスタ特有の構造を、逆に利用して、ｎ
⁺ 型拡散層１４の形成領域で、チャネル幅を実質的に延
長することにより、チャネル抵抗を低減している。ここ
で、抵抗分としては、チャネル抵抗が最も支配的である
ため、本例における抵抗低減効果は、ｎ⁺ 型拡散層１４
の拡大によって生じる抵抗増大分を補完する以上の効果
を奏する。

【００２７】〔実施例２〕次に、実施例２に係るＭＩＳ
ゲート制御型サイリスタ半導体装置について説明する。
図３（ａ）は実施例２のＭＩＳゲート制御型サイリスタ
半導体装置の概略平面図であり、図３（ｂ）はその概略
断面図である。これらの図において、カソード電極１７
は図示していない。なお、このＭＩＳゲート制御型サイ
リスタ半導体装置は、図１及び図２に示した実施例１の
ＭＩＳゲート制御型サイリスタ半導体装置と同様な構造
を有しているので、共通の部分には、同一符号を付し、
その説明を省略する。

【００２８】図３（ａ），（ｂ）においても、ｎ型の第
２のＭＯＳ部１３ａにおけるｎ⁺ 型拡散層１４（ドレイ
ン領域）及びｎ⁺ 型ソース領域１６ａは、いずれも第２
のゲート電極１２のセルファラインで形成されたもので
あり、この第２のゲート電極１２は、第１拡散領域９の
表面側で横方向に略直角に曲折しながら、幅方向へ延び
ている。従って、ｎ⁺ 型拡散層１４及びｎ⁺ 型ソース領
域１６ａのチャネル形成領域１５側の側面も、第２のゲ
ート電極１２の形状に対応して、他方側に向かって交互
に張り出した形状になっている。このため、チャネル幅
が実質上延長されて、チャネル抵抗が低減されている。

【００２９】さらに、本例においては、ｎ⁺ 型ソース領
域１６ａとｐ⁺ 型のコンタクト領域９ｃとの境界におい
て、その境界面の形状は、ｎ⁺ 型拡散層１４及びｎ⁺ 型
ソース領域１６ａのチャネル形成領域１５側の側面の曲
折形状に対応しており、コンタクト領域９ｃは、ｎ⁺ 型
ソース領域１６ａの側に向かって部分的に張り出した形
状になっている。このため、ｎ⁺ 型ソース領域１６ａに
おけるチャネル形成領域１５の側の側面が、カソード電
極１７から離れて位置しても、その形状に追従してコン
タクト領域９ｃがチャネル形成領域１５の側に向かって
延びているため、ソース領域１６ａの直下全体のｐ型拡
散領域９から正孔を充分に引き抜きできるようになって
いる。従って、第２のＭＩＳ部１３ａがラッチアップ状
態になって、ターンオフ動作が制御不能になることを確
実に防止している。それ故、ＭＩＳゲート制御型サイリ
スタ半導体装置１ａのラッチアップ耐量が高いので、そ
の安全動作領域が広い。

【００３０】なお、上記実施例に示すＭＩＳゲート制御
型サイリスタ半導体装置においては、いずれのゲート電
極も共通のゲート駆動信号が印加されるものであった
が、これに限定されるものではなく、この半導体装置の
サイリスタ動作を制御するＭＩＳ部を有するものであれ
ば、限定のないものである。

【００３１】

【発明の効果】以上のとおり、本発明のＭＩＳゲート制
御型サイリスタ半導体装置においては、第１導電型の伝
導度変調層の表面側に第１導電型の第１のＭＩＳ部と、
このＭＩＳ部のチャネル拡散層を含む第２導電型の第２
領域の表面側に、第１のＭＩＳ部の第１導電型の拡散層
をドレイン領域とする第１導電型の第２のＭＩＳ部とを
有し、第２のＭＩＳ部において、第２のゲート電極は、
第２領域の表面側で横方向に向けて交互に曲折し、この
ゲート電極の自己整合で形成されたソース領域及びドレ
イン領域のチャネル形成領域側の側面が、第２のゲート
電極に対応して、他方側に向けて交互に張り出している
ことを特徴としている。従って、本発明によれば、チャ
ネル形成幅が実質的に延長され、チャネル抵抗が低いの
で、以下の効果を奏する。まず、伝導度変調状態への移
行が早いので、ターンオン動作特性が向上する。また、
オン電圧が低下できるので、消費電力の低減が実現でき
る。

【００３２】しかも、この構造はソース領域及びドレイ
ン領域の占有面積内で形成されているので、チップ内に
おけるサイリスタ半導体装置の占有面積を拡大する必要
がない。

【００３３】また、第２のＭＩＳ部のソース領域の側面
に接する高濃度の第２導電型の第３領域を、上記の屈曲
構造に対応させて、ソース領域側に張り出させた場合に
は、ソース領域直下から正孔等を確実に引き出して、こ
のＭＩＳ部でラッチアップ現象が発生することを防止す
る。従って、サイリスタ半導体装置の安全動作領域を拡
大することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係るＭＩＳゲート制御型サ
イリスタ半導体装置の断面図である。

【図２】（ａ）は本発明の実施例２に係るＭＩＳゲート
制御型サイリスタ半導体装置の主要部の概略平面図であ
り、（ｂ）はその概略断面図である。

【図３】（ａ）は本発明の実施例１に係るＭＩＳゲート
制御型サイリスタ半導体装置の主要部の概略平面図であ
り、（ｂ）はその概略断面図である。

【図４】従来のＭＩＳゲート制御型サイリスタ半導体装
置の断面図である。

【図５】（ａ）は従来のＭＩＳゲート制御型サイリスタ
半導体装置の主要部の概略平面図であり、（ｂ）はその
概略断面図である。

【符号の説明】

１，１ａ・・・ＭＩＳゲート制御型サイリスタ半導体装
置 ２・・・アノード電極 ３・・・ｐ⁺ 型アノード領域（第１領域） ５・・・ｎ^- 型伝導度変調層 ７・・・第１のゲート電極 ８・・・第１のＭＯＳ部 ９・・・ｐ型拡散領域（第２領域） ９ａ・・・ｐ型チャネル拡散層 ９ｂ，９ｃ・・・ｐ⁺ 型コンタクト領域 １２・・・第２のゲート電極 １３，１３ａ・・・第２のＭＯＳ部 １４・・・ｎ⁺ 型拡散層（ドレイン領域） １６，１６ａ・・・ｎ⁺ ソース領域 １７・・・カソード電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型の伝導度変調層に第２導電型
   の第１領域を介して導電接続する第１の電極部と、前記
   伝導度変調層の表面側に第１のゲート電極を備える第１
   導電型の第１のＭＩＳ部と、このＭＩＳ部の第２導電型
   のチャネル拡散層を含む第２導電型の第２領域の表面側
   に第２のゲート電極を備え、前記第１のＭＩＳ部の第１
   導電型の拡散層をドレイン領域とする第１導電型の第２
   のＭＩＳ部と、このＭＩＳ部の第１導電型のソース領
   域、及び前記第２領域に導電接続する第２の電極部と、
   を有し、前記第２のＭＩＳ部において、前記第２のゲー
   ト電極は、前記第２領域の表面側で横方向に向けて交互
   に曲折し、このゲート電極の自己整合で形成された前記
   ソース領域及び前記ドレイン領域のチャネル形成領域側
   の側面も、前記第２のゲート電極に対応して、他方側に
   向けて交互に張り出していることを特徴とするＭＩＳゲ
   ート制御型サイリスタ半導体装置。
2. 【請求項２】 請求項１において、前記第２の電極部
   は、前記ソース領域の側面に接する高濃度の第２導電型
   の第３領域を介して前記第２領域に導電接続しており、
   この第３領域と前記ソース領域側面との境界面が、前記
   ソース領域及び前記ドレイン領域のチャネル形成領域側
   の側面に対応して、前記ソース領域側に向けて張り出し
   ていることを特徴とするＭＩＳゲート制御型サイリスタ
   半導体装置。
3. 【請求項３】 請求項１または請求項２において、前記
   第１のゲート電極及び前記第２のゲート電極には、共通
   のゲート駆動信号が印加されることを特徴とするＭＩＳ
   ゲート制御型サイリスタ半導体装置。