JPH0529427A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0529427A
JPH0529427A JP3182847A JP18284791A JPH0529427A JP H0529427 A JPH0529427 A JP H0529427A JP 3182847 A JP3182847 A JP 3182847A JP 18284791 A JP18284791 A JP 18284791A JP H0529427 A JPH0529427 A JP H0529427A
Authority
JP
Japan
Prior art keywords
frame
island
lead
outer leads
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3182847A
Other languages
English (en)
Inventor
Hitoshi Hoshino
仁 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3182847A priority Critical patent/JPH0529427A/ja
Priority to US07/916,396 priority patent/US5242838A/en
Publication of JPH0529427A publication Critical patent/JPH0529427A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49004Electrical device making including measuring or testing of device or component part
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49121Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【構成】フレーム5を残す。外部リード4が直線状の状
態のままフレーム5から切離した状態で特性試験を行な
う。 【効果】外部リードが直線状であるため、テスト治具に
電気的に確実に接続することができ接触不良を防止でき
る。取扱い中に外部リードに触れる機会は大幅に減少す
るため、曲げ等の変形が生じ接触不良の原因となること
もなくなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に特性試験に用いるフラットパッケージ等の樹
脂封止型の半導体装置の製造方法に関する。
【0002】
【従来の技術】従来のこの種の半導体装置の製造方法
は、図2に示すように、リードフレームのアイランド1
に固着した半導体チップ2のパッド3と外部リード10
とを金属細線6で接続し、封止用の樹脂8により樹脂封
止後、リードフレームのフレームを切断し、樹脂8の側
面から伸びる外部リード10を基板実装用にフオーミン
グして完成するというものであった。
【0003】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法は、外部リードがフオーミングされてい
るため、特性試験を実施するときのテスト治具への装着
時に接触不良を発生しやすいという欠点があった。ま
た、取扱い中に外部リードに触れる機会が多く、外部リ
ードを曲げる等の変形を起し、接触不良の原因となりや
すいという欠点があった。
【0004】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、四角形状のフレームの中央にアイランドが連
結部材を介して支持されるとともに前記アイランドの側
面方向に外方に伸びる外部リードを有するリードフレー
ムの前記アイランドに半導体チップを固着し、前記半導
体チップのパッドと前記外部リードとを金属細線で接続
し、前記半導体チップを樹脂封止した後前記連結部材以
外の前記外部リードを前記フレームより切離し、前記半
導体チップの特性試験を行なうことを特徴とするもので
ある。
【0005】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0006】図1は本発明の半導体装置の製造方法の一
実施例を示す部分破断平面図である。
【0007】本実施例の半導体装置の製造方法は、図1
に示すように、矩形状のフレーム5の中心にアイランド
1が吊りピン7を介して支持され、アイランド1の側面
方向に外方に伸びる外部リード4を有するリードフレー
ムを用い、アイランド1に固着した半導体チップ2のパ
ッド3と外部リード4とを金属細線6で接続し、封止用
の樹脂8により樹脂封止後、外部リード4とフレーム5
との間を切離す。
【0008】したがって、フレーム5は機械的には、吊
りピン7を介して樹脂8により樹脂封止した半導体装置
を支持するという状態である。外部リード4は、フレー
ム5とは電気的には絶縁された状態であり、また、フオ
ーミングをされていない直線状のままである。
【0009】また、フレーム5には、位置決め用の送り
穴9が設けてある。
【0010】次に、本実施例の動作について説明する。
【0011】電気的な特性試験を実施するときには、図
1に示すようなフレーム5を残し、外部リードが直線状
の状態でテスト治具に実装して実施する。フレーム5に
より保護されるので、特性試験中における半導体装置の
取扱い中に外部リード4に触れる機会は大幅に減少し、
これを曲げる等の変形が生じることもなくなる。また、
外部リードが直線状であるため、容易に電気的に確実に
接続することができる。
【0012】特性試験終了後は、フレーム5を切離し、
外部リード4を従来と同様にフオーミングして半導体装
置を完成する。
【0013】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
【0014】たとえば、外部リードの一部を接地のため
フレーム5に接続したままの連結部材として試験を実施
することも、本発明の主旨を逸脱しない限り適用できる
ことは勿論である。
【0015】また、上記のリード成形と、フレーム切離
しとは、同一の金型を用いて一工程で実施することも、
本発明の主旨を逸脱しない限り適用できることは勿論で
ある。
【0016】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、フレームを残し、外部リードが直線状
の状態のままフレームから切離した状態で特性試験を行
なうことにより、外部リードが直線状であるため、テス
ト治具に電気的に確実に接続することができ接触不良を
防止できるという効果がある。また、取扱い中に外部リ
ードに触れる機会は大幅に減少するため、曲げ等の変形
が生じ接触不良の原因となることもなくなるという効果
がある。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法の一実施例を示
す部分破断平面図である。
【図2】従来の半導体装置の製造方法の一例を示す部分
破断断面図である。
【符号の説明】
1 アイランド 2 半導体チップ 3 パッド 4,10 外部リード 5 フレーム 6 金属細線 7 吊りピン 8 樹脂 9 送り穴

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 四角形状のフレームの中央にアイランド
    が連結部材を介して支持されるとともに前記アイランド
    の側面方向に外方に伸びる外部リードを有するリードフ
    レームの前記アイランドに半導体チップを固着し、 前記半導体チップのパッドと前記外部リードとを金属細
    線で接続し、 前記半導体チップを樹脂封止した後前記連結部材以外の
    前記外部リードを前記フレームより切離し、 前記半導体チップの特性試験を行なうことを特徴とする
    半導体装置の製造方法。
  2. 【請求項2】 前記特性試験の終了後前記フレームを切
    離すと同時に前記外部リードを成形することを特徴とす
    る請求項1記載の半導体装置の製造方法。
JP3182847A 1991-07-24 1991-07-24 半導体装置の製造方法 Pending JPH0529427A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3182847A JPH0529427A (ja) 1991-07-24 1991-07-24 半導体装置の製造方法
US07/916,396 US5242838A (en) 1991-07-24 1992-07-20 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3182847A JPH0529427A (ja) 1991-07-24 1991-07-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0529427A true JPH0529427A (ja) 1993-02-05

Family

ID=16125504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3182847A Pending JPH0529427A (ja) 1991-07-24 1991-07-24 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5242838A (ja)
JP (1) JPH0529427A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9279667B2 (en) 2012-03-09 2016-03-08 Canon Kabushiki Kaisha Aspheric surface measuring method, aspheric surface measuring apparatus, optical element producing apparatus and optical element

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5919712A (en) 1993-05-18 1999-07-06 University Of Utah Research Foundation Apparatus and methods for multi-analyte homogeneous fluoro-immunoassays

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5541761A (en) * 1978-09-19 1980-03-24 Nec Corp Manufacturing semiconductor device
JPS5563854A (en) * 1978-11-08 1980-05-14 Nec Kyushu Ltd Method of manufacturing semiconductor device
JPS5588350A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Manufacture of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716124A (en) * 1984-06-04 1987-12-29 General Electric Company Tape automated manufacture of power semiconductor devices
US4874722A (en) * 1987-04-16 1989-10-17 Texas Instruments Incorporated Process of packaging a semiconductor device with reduced stress forces
JPH0828455B2 (ja) * 1988-02-24 1996-03-21 富士通株式会社 リードフレーム及びそれを用いた電子部品の製造方法
US4985988A (en) * 1989-11-03 1991-01-22 Motorola, Inc. Method for assembling, testing, and packaging integrated circuits
US5139973A (en) * 1990-12-17 1992-08-18 Allegro Microsystems, Inc. Method for making a semiconductor package with the distance between a lead frame die pad and heat spreader determined by the thickness of an intermediary insulating sheet
US5133118A (en) * 1991-08-06 1992-07-28 Sheldahl, Inc. Surface mounted components on flex circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5541761A (en) * 1978-09-19 1980-03-24 Nec Corp Manufacturing semiconductor device
JPS5563854A (en) * 1978-11-08 1980-05-14 Nec Kyushu Ltd Method of manufacturing semiconductor device
JPS5588350A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Manufacture of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9279667B2 (en) 2012-03-09 2016-03-08 Canon Kabushiki Kaisha Aspheric surface measuring method, aspheric surface measuring apparatus, optical element producing apparatus and optical element

Also Published As

Publication number Publication date
US5242838A (en) 1993-09-07

Similar Documents

Publication Publication Date Title
US5250841A (en) Semiconductor device with test-only leads
JPH041503B2 (ja)
JPH0629147U (ja) リード露出型半導体パッケージ
JPH08222681A (ja) 樹脂封止型半導体装置
JPH0546045U (ja) 半導体パツケージ
EP0710982B1 (en) Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
JPH05226564A (ja) 半導体装置
JPH0455341B2 (ja)
TW569406B (en) Semiconductor device and the manufacturing method thereof
JP2000294711A (ja) リードフレーム
JP2520860B2 (ja) 半導体チップをパッケ―ジングするにあたって同一平面上を曲線状に延びるリ―ドフレ―ムのリ―ドを階段状に曲げる方法
JPH05299530A (ja) 樹脂封止半導体装置及びその製造方法
US6541856B2 (en) Thermally enhanced high density semiconductor package
JPH0529427A (ja) 半導体装置の製造方法
JPH01196153A (ja) 樹脂封止半導体装置
JPH02278857A (ja) 樹脂封止型半導体装置
JPH03163858A (ja) 樹脂封止型半導体装置
JP3192238B2 (ja) 半導体装置の組立方法
JPS59175753A (ja) 半導体装置およびリ−ドフレ−ム
JPH05190750A (ja) 半導体装置
KR200158265Y1 (ko) 반도체 패키지 장치
JP3024046B2 (ja) 半導体パッケージ
JPH08138988A (ja) 半導体装置
JPH08316371A (ja) 樹脂封止型半導体装置
JPH0256959A (ja) 表面実装型樹脂封止半導体装置用リードフレーム

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19971224